[发明专利]一种半导体器件及其制造方法和电子装置

说明书

本发明提供一种半导体器件及其制造方法和电子装置，所述方法包括：提供半导体衬底，在所述半导体衬底上形成高k介电层；在所述高k介电层中掺杂过渡金属元素；进行第一退火处理。根据本发明的制造方法，在所述高k介电层中掺杂过渡金属元素，所述过渡金属元素在第一退火的过程中抑制高k介电层的结晶，在高k介电层中形成立方相和更小的晶粒尺寸，因此，本发明的方法能够降低栅极漏电，提高器件的性能和良率。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

由于技术节点的不断缩小，应用高k介电层可以在保持栅电容不变的情况下，增大栅极介电层薄膜的物理厚度，从而达到降低栅极介电层漏电流、提高器件可靠性的目的。对于FinFET器件，通常在高k介电层沉积后执行后沉积退火(PDA)以改善高k介电层的质量，提高NMOS器件的正偏压温度不稳定性(Positive Bias Temperature Instability，简称PBTI)，由于退火过程中能够降低氧空穴。但是在退火过程中，高k介电层(例如，HfO₂)会从顶面到底部逐渐结晶，如果晶粒大小(crystal size)太大，将会存在沿晶界的漏电路径(leakage path)，例如，当晶粒尺寸增加到大于5nm时，栅极漏电显著增大。因此，如何在退火过程中控制高k介电层的结晶是目前面临的难题之一。

因此，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提供一方面一种半导体器件的制造方法，所述方法包括：

提供半导体衬底，在所述半导体衬底上形成高k介电层；

在所述高k介电层中掺杂过渡金属元素；

进行第一退火处理。

进一步，在所述半导体衬底上形成有栅极沟槽，所述高k介电层形成在所述栅极沟槽的底部和侧壁上。

进一步，在所述高k介电层中掺杂所述过渡金属元素的方法包括以下步骤：

在所述高k介电层的表面形成过渡金属层，所述过渡金属层包括所述过渡金属元素；

进行第二退火处理，其中，所述第二退火处理使所述过渡金属层中的所述过渡金属元素扩散进入所述高k介电层内；

去除所述过渡金属层。

进一步，在形成所述过渡金属层之前，还包括在所述高k介电层的表面形成绝缘层的步骤，在所述去除所述过渡金属层之后以及所述第一退火处理之前将所述绝缘层去除。

进一步，所述过渡金属元素掺杂在所述高k介电层的表层中。

进一步，所述过渡金属元素包括Mo和/或Ta。

进一步，所述过渡金属层的厚度范围为20埃～80埃，和/或，所述绝缘层的厚度范围为5埃～20埃。

进一步，所述第一退火的温度范围为700℃～900℃，和/或，所述第二退火处理的温度范围为60℃～150℃。

进一步，在所述第一退火处理之后，还包括以下步骤：