[发明专利]一种带沟槽阵列和空腔的碳化硅衬底结构

说明书

技术领域

本发明涉及半导体功率器件，更具体地，本发明涉及了一种带沟槽阵列和空腔的碳化硅衬底结构。

背景技术

近年来国际上对节能减排越来越重视，这对大型电力电子设备的损耗控制和效率提升提出了更高的要求。作为电力电子设备的重要组成部分，半导体功率器件受到了业界的广泛关注。减小半导体功率器件的导通电阻是提升电力电子设备的效率的重要手段。

伴随半导体功率器件不断发展，器件性能逐渐提高。碳化硅材料作为新型宽禁带半导体材料，应用在功率器件上预计可以在同样击穿电压的情况下进一步降低导通电阻。进一步地，随着对器件结构、外延层参数的逐步优化，碳化硅功率器件的外延层电阻逐渐减小而衬底电阻逐渐占据了器件总电阻的重要部分。为进一步减小碳化硅功率器件的导通电阻，减小碳化硅衬底电阻是一种有效的方法。

传统减小衬底电阻的技术手段是衬底减薄技术。然而衬底减薄技术对于器件制造商的工艺能力提出了较高的要求。

衬底减薄这步工艺本身就较为困难，不是所有功率半导体制造商都能实现。减薄之后的后续工艺实施，涉及到夹片，传输，划片，对功率半导体制造商来说也是较大的技术挑战。对于制备碳化硅功率器件来说，衬底减薄工艺难度更是大大增加。一方面与传统硅材料相比，碳化硅材料的硬度更高，与此同时易碎性增加。另一方面，减薄工艺是在欧姆接触之前完成，然而对于碳化硅器件的制备来说，要形成欧姆接触需要进行高温退火，所以很多正面工艺是在欧姆接触之后再进行，也就是在减薄工艺之后。这表明，器件制备有大量工艺是在薄片状态下进行，大大增加了碎片可能性。因此用普通的工艺线是很难完成碳化硅衬底减薄工艺的。

发明内容

为了解决背景技术中存在问题，本发明提出了一种带沟槽阵列和空腔的碳化硅衬底结构，既能减小衬底电阻又能与普通工艺线相兼容的碳化硅功率器件结构。

为了实现上述发明目的，本发明采用以下的技术方案：

包括碳化硅衬底，包括衬底顶面和衬底底面；衬底顶面上生长碳化硅外延层，衬底底面与金属叠层相连。

包括设置在碳化硅衬底底面的沟槽阵列；

包括覆盖在碳化硅衬底和沟槽阵列底面的金属叠层，金属叠层带有空腔。

其中，所述的金属叠层包括：

包括第一层金属，覆盖在衬底底面和沟槽阵列底面；

包括第二层金属，上表面与第一层金属底面相连，下表面在沟槽阵列处形成空腔，下表面通过焊接提供外部封装电气连接，沟槽阵列处的第二层金属包围的空腔充满空气。

金属叠层一共两层，每一层选择的金属电阻率限定在1×10^-5Ω·cm以内。

所述的第一层金属与碳化硅衬底形成欧姆接触层金属。

所述的沟槽阵列为开设在衬底底面上阵列均布的多个沟槽。

本发明人研究发现单个沟槽的半径和沟槽阵列在半导体底面P2上的面积占比对于工艺可行性有较大影响。如果单个沟槽半径太大或者沟槽阵列太密集，在后续工艺过程中，容易发生碎片。本发明限定所述沟槽阵列所占据衬底底面的面积和原衬底底面总面积(指的是未开设沟槽阵列之前的总面积)之间的比例小于或等于1/2并且大于1/100。沟槽阵列所占衬底底面的面积指的是所有沟槽占据衬底底面所在平面的面积的总和。

所述沟槽的深度最深是距衬底顶面距离为100微米。

所述的沟槽为凹孔或者凹槽结构。各个沟槽的形状可以相同可以不同。

优选地，单个沟槽占据衬底底面的形状可以是任意形状。优选地，为圆形，且圆的半径小于100微米。

所述沟槽阵列中的沟槽阵列方式为对齐网格式或者交错网格式。

所述第一层金属选用镍或者钛的金属，且厚度小于500nm。

所述第二层金属选用银、钛或者钨的金属，厚度不低于100nm且不大于2微米。

所述碳化硅衬底为N型衬底或者P型衬底。

本发明是通过在衬底底面设置沟槽阵列，并结合在沟槽阵列底面设置的第一层金属与碳化硅衬底之间形成的欧姆接触，实现减小衬底电阻，进而减少了导通电阻。

本发明的有益效果是：

本发明采用的金属电阻率比SiC衬底层的电阻率低很多，可以提供低很多的衬底层电阻。

本发明免去了衬底减薄这一工艺，并且在后续的工艺中，碳化硅圆片保持了正常的厚度，这样即使使用普通的工艺线，发生碎片的几率也大大降低。