[发明专利]半导体结构及其形成方法

说明书

本发明提供一种半导体结构及其形成方法，其中，方法包括：提供衬底；在所述衬底上形成栅极结构，所述栅极结构包括相对的第一侧和第二侧；在所述栅极结构第一侧的衬底中形成第一掺杂区，所述第一掺杂区中具有第一掺杂离子；在所述栅极结构第二侧的衬底中形成第二掺杂区，所述第二掺杂区中具有第二掺杂离子，所述第二掺杂区中的第二掺杂离子浓度小于所述第一掺杂区的第一掺杂离子浓度，且所述第二掺杂离子的原子量小于所述第一掺杂离子的原子量。所述方法可以降低所形成半导体结构的导通电阻，同时降低所形成半导体结构的重叠电容。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体技术的不断进步，半导体器件的应用越来越广泛，对半导体器件的性能要求也越来越高。

金属-氧化物-半导体(Metal-Oxide-Semiconductor)结构的晶体管简称MOS晶体管作为一种基本的半导体器件，由于驱动电路简单，需要的驱动功率小，开关速度快，工作频率高被广泛用做各种电路的开关器件，例如射频电路。

在电子技术领域，射频电路的特性不同于普通的低频电路。主要原因是在高频条件下，电路的特性与低频条件下不同。在高频条件下，杂散电容和杂散电感对电路的影响很大。杂散电感存在于导线连接以及组件本身存在的内部自感。杂散电容存在于电路的导体之间以及组件和地之间，例如栅极与源漏扩展区之间的重叠电容。此外，射频电路的导通电阻对射频电路的功耗有重要影响，影响着射频电路中信号的强弱。

然而，现有技术形成的MOS开关具有导通电阻(Ron)大、重叠电容(Cov)较大的缺点，导致MOS开关信号损耗较大，性能较差。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，以降低MOS晶体管的导通电阻，并减小重叠电容，从而改善所形成半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成栅极结构，所述栅极结构包括相对的第一侧和第二侧；在所述栅极结构第一侧的衬底中形成第一掺杂区，所述第一掺杂区中具有第一掺杂离子；在所述栅极结构第二侧的衬底中形成第二掺杂区，所述第二掺杂区中具有第二掺杂离子，所述第二掺杂区中的第二掺杂离子浓度小于所述第一掺杂区的第一掺杂离子浓度，且所述第二掺杂离子的原子量小于所述第一掺杂离子的原子量。

可选的，所述第一掺杂区和第二掺杂区用于形成NMOS晶体管，所述第一掺杂离子为砷离子或锑离子，所述第二掺杂离子为磷离子。

可选的，所述第一掺杂区和第二掺杂区用于形成PMOS晶体管，所述第一掺杂离子为铟离子或铊离子，所述第二掺杂离子为硼离子或BF^2-离子。

可选的，所述第一掺杂区包括：位于所述栅极结构第一侧衬底中的漏扩展区；位于所述栅极结构第一侧漏扩展区和衬底中的漏区，所述漏区到栅极结构沿沟道方向的中心线的距离大于所述漏扩展区到栅极结构沿沟道方向的中心线的距离；所述第二掺杂区包括：位于所述栅极结构第二侧衬底中的源扩展区；位于所述栅极结构第二侧源扩展区和衬底中的源区，所述源区到栅极结构沿沟道方向的中心线的距离大于所述源扩展区到栅极结构沿沟道方向的中心线的距离；形成所述第一掺杂区和第二掺杂区的步骤包括：通过轻掺杂漏工艺在所述栅极结构第一侧的衬底中形成漏扩展区；通过轻掺杂源工艺在所述栅极结构第二侧的衬底中形成源扩展区；形成所述源扩展区和漏扩展区之后，在所述栅极结构侧壁形成侧墙；形成所述侧墙之后，通过漏掺杂工艺在所述栅极结构第一侧的漏扩展区和衬底中形成漏区；形成所述侧墙之后，通过源掺杂工艺在所述栅极结构第二侧的源扩展区和衬底中形成源区。

可选的，所述轻掺杂漏工艺的掺杂离子为第一掺杂离子，所述轻掺杂源工艺的掺杂离子为第二掺杂离子。