[发明专利]存储器及其制备方法有效
申请号: | 201710131696.5 | 申请日: | 2017-03-07 |
公开(公告)号: | CN107068683B | 公开(公告)日: | 2018-07-20 |
发明(设计)人: | 不公告发明人 | 申请(专利权)人: | 睿力集成电路有限公司 |
主分类号: | H01L27/105 | 分类号: | H01L27/105;H01L29/06 |
代理公司: | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人: | 智云 |
地址: | 230000 安徽省合肥市*** | 国省代码: | 安徽;34 |
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摘要: | |||
搜索关键词: | 存储器 及其 制备 方法 | ||
1.一种存储器的制备方法,其特征在于,包括:
提供一半导体衬底,所述半导体衬底上定义有一用于形成存储单元阵列的第一区域和一用于形成外围电路的第二区域,所述第二区域位于所述第一区域的外围,所述第一区域中具有多个用于形成位线接触的位线接触区,所述第二区域中具有多个用于形成外围晶体管的外围电路有源区;
在所述位线接触区的半导体衬底中形成一第一导电类型的掺杂区,在所述外围电路有源区的半导体衬底上形成外围晶体管的外围闸极介电层,所述第一区域的所述半导体衬底中还形成有第二导电类型的存储阱区,所述第一导电类型的掺杂区形成在所述存储阱区中,用于构成第一导电类型的存储晶体管在所述第一区域中;
形成第一导电类型的第一阱区和第二导电类型的第二阱区在所述第二区域的所述半导体衬底中,所述第一导电类型的第一阱区用于形成所述第二导电类型的外围晶体管,所述第二导电类型的第二阱区用于形成第一导电类型的外围晶体管;并且,所述第一区域中位于边缘的所述第二导电类型的存储阱区与所述第二导电类型的第二阱区之间间隔有所述第一导电类型的所述第一阱区;以及
在所述位线接触区的半导体衬底上形成一与所述掺杂区接触的位线接触,与所述掺杂区接触的位线接触中掺杂有第一导电类型的离子,在所述外围晶体管的外围闸极介电层上形成一外围闸极电极层,所述位线接触和所述外围闸极电极层通过同一工艺步骤形成;
其中,多个所述外围电路有源区上相应的形成多个所述外围晶体管,多个所述外围晶体管中包括第一导电类型的外围晶体管和第二导电类型的外围晶体管,所述第二导电类型和所述第一导电类型为相反的导电类型,并且所述第一导电类型的外围晶体管与所述第一区域之间间隔有所述第二导电类型的外围晶体管。
2.如权利要求1所述的存储器的制备方法,其特征在于,所述掺杂区和所述外围闸极介电层的形成方法包括:
执行氧化工艺,在所述半导体衬底上形成一氧化层;
在所述氧化层上形成一图形化的第一掩膜层,所述第一掩膜层覆盖所述第二区域并暴露出所述第一区域的位线接触区;
以所述第一掩膜层为掩膜执行第一离子注入工艺,在所述位线接触区的半导体衬底中形成第一导电类型的所述掺杂区;以及
去除所述位线接触区上的氧化层,位于所述外围电路有源区上的氧化层构成所述外围晶体管的外围闸极介电层。
3.如权利要求1所述的存储器的制备方法,其特征在于,所述位线接触和所述外围晶体管的外围闸极电极层的形成方法包括:
在所述半导体衬底上依次形成一第一导电材料层、一第二导电材料层和一绝缘材料层,所述第二导电材料层的电阻率小于所述第一导电材料层的电阻率;
在所述绝缘材料层上形成一图形化的第二掩膜层,所述第二掩膜层同时定义出位线接触的图形和外围闸极电极层的图形;以及
以所述第二掩膜层为掩膜依次刻蚀所述绝缘材料层、第二导电材料层和第一导电材料层,以同时在所述位线接触区的半导体衬底上形成所述位线接触,以及在所述外围电路有源区上形成所述外围闸极电极层。
4.如权利要求3所述的存储器的制备方法,其特征在于,所述第一导电材料层的形成的方法包括:
在所述半导体衬底上形成一第一导电薄膜,所述第一导电薄膜的上表面具有高度差;
在所述第一导电薄膜上形成一牺牲材料层,所述牺牲材料层完全覆盖所述第一导电薄膜并形成一平整的上表面,或者所述牺牲材料层充填所述第一导电薄膜上高度较低的区域以使第一导电薄膜和牺牲材料层共同构成一平整的上表面;以及
对所述牺牲材料层和所述第一导电薄膜执行蚀刻工艺,直至完全去除所述牺牲材料层,所述蚀刻工艺对第一导电薄膜和对所述牺牲材料层的蚀刻选择比为1~3。
5.如权利要求3所述的存储器的制备方法,其特征在于,在形成所述第一导电材料层之后,以及形成所述第二导电材料层之前,还包括:
对所述第一导电材料层执行第二离子注入工艺,以在位线接触区中形成具有第一导电类型的第一导电材料层。
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