[发明专利]半导体存储器结构

说明书

本发明公开一种半导体存储器结构，包含有一基底，该基底上包含有一存储单元区、一周边电路区、以及一存储单元边缘区。该半导体存储器结构还包含有多个形成于该存储单元区内、该存储单元边缘区内、以及该周边电路区内的主动区域，以及至少一设置于该存储单元边缘区内的该多个主动区域上的虚置位线。该虚置位线沿一第一方向延伸，且在一第二方向上与至少二个该主动区域重叠，该第一方向与该第二方向彼此垂直。该虚置位线还包含一第一内直线部分与一外直线部分，该第一内直线部分与该外直线部分包含不同的厚度与不同的间隙壁。

技术领域

本发明涉及一种半导体存储器结构，尤其是涉及一种半导体动态随机存取存储器(dynamic random access memory，以下简称为DRAM)结构。

背景技术

动态随机存取存储器(dynamic random access memory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)串联组成。

电容是通过存储电极(storage node)与形成于电极接触洞(node contact)中的导电结构电连接，并与MOS晶体管的漏极形成一位存取的通路，用于达到存储或输出数据的目的。随着DRAM集成度的提升，必须要减低DRAM存储单元中被电容所占据的面积，而为了使电容的电容量维持一个可以接受的数值，现有技术是采用堆叠电容的技术(stackedcapacitor)。堆叠电容的使用除了可以提供高电容量之外，也可降低每一个DRAM存储单元之间的相互干扰，更可对此种基本堆叠电容作多种形式的变化以提高表面积。一般而言，堆叠电容可以由其制造程序区分为位线上电容(capacitor over bit line，以下简称为COB)与位线下电容(capacitor under bit line，CUB)。

随着DRAM的集成度提高，各存储单元之内与各存储单元之间的电连接的建置益发困难。此外，由于DRAM是由数目庞大的存储单元(memory cell)聚集形成的阵列区，因此包含存储器元件与其他逻辑元件的基底更面临不同区域图案密度不同而造成的制作工艺良率问题。因此，使DRAM性能不会降低的制作工艺方法与结构一直是DRAM技术开发所努力的方向。

发明内容

为解决上述问题，本发明的提供一种半导体存储器结构，该半导体存储器结构包含有一基底，该基底上包含有一存储单元(memory cell)区、一周边电路(peripheralcircuit)区、以及一定义于该存储单元区与该周边电路区之间的存储单元边缘(celledge)区。该半导体存储器结构还包含有多个形成于该存储单元区内、该存储单元边缘区内、以及该周边电路区内的主动区域，以及至少一设置于该存储单元边缘区内的该多个主动区域上的虚置位线(dummy bit line)。该虚置位线沿一第一方向延伸，且在一第二方向上与至少二个该主动区域重叠，而该第一方向与该第二方向彼此垂直。该虚置位线还包含有一第一内直线部分(inner line portion)与一外直线部分(outer line portion)，且该第一内直线部分与该外直线部分包含有不同的宽度与不同的间隙壁。

附图说明

图1A至图6B与图8为本发明所提供的一半导体存储器结构的制作方法的一优选实施例的示意图，其中

图1B为图1A中沿A-A’切线与沿B-B’切线获得的剖面示意图；

图2B为图2A中沿A-A’切线与沿B-B’切线获得的剖面示意图；

图3～图5为图2B的后续步骤示意图；

图6B为图6A中沿A-A’切线与沿B-B’切线获得的剖面示意图；