[发明专利]一种半导体器件及其制作方法、电子装置

说明书

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底；在所述半导体衬底上形成若干间隔设置的存储单元；在所述存储单元的侧壁上形成间隙壁，所述间隙壁包括沿所述存储单元的堆叠方向依次设置的第一部分和第二部分，相邻两个所述存储单元上的间隙壁之间形成有气隙和填充间隔，所述气隙至少由相邻两个所述存储单元上的所述第一部分围成，所述填充间隔至少由相邻两个所述存储单元上的所述第二部分围成；形成覆盖所述半导体衬底、存储单元和填充间隔的层间介电层。该制作方法可以降低快闪存储器的误写率和字线干扰，并提高快闪存储器的循环周期/读写次数。该半导体器件和电子装置具有类似的优点。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。而NAND(与非门)快速存储器由于具有大存储容量和相对高的性能，广泛用于读/写要求较高的领域。

NAND存储器的示意性结构如图1所示，其包括半导体衬底100，半导体衬底100至少包括存储区100A和外围区100B，在存储区100A中形成有存储单元，其包括字线(WL)和选择栅，其中字线包括依次堆叠设置的浮栅102、隔离层103、控制栅104和硅化物105，在外围区100B中形成有栅极(gate)。在半导体衬底100上形成有栅极氧化层101，和位于栅极氧化层之上包围所述字线、选择栅和外围区栅极的层间介电层106。

目前的这种NAND存储器，存储区填充满氧化物，其存在一个主要问题是：当使用者对字线WL2进行写操作时，由于给字线WL2上加了较高的电压，通过字线WL2与字线WL1和字线WL3之间的介电氧化层，使得字线WL1和字线WL3上也耦合出一个较高的电压，耦合电压的高低和填充在存储区的介电层的介电常数成正比，由于氧化物的介电常数较高(约为3.9)，使得相邻的字线耦合的电压较高，误写的几率较高。

因此，为了降低NAND快闪存储器的误写率，有必要提出一种半导体器件及其制作方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以降低快闪存储器的误写率和字线干扰，并提高快闪存储器的循环周期/读写次数。

为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，该方法包括：提供半导体衬底；在所述半导体衬底上形成若干间隔设置的存储单元，所述存储单元包括依次堆叠设置的浮栅、隔离层和控制栅；在所述存储单元的侧壁上形成间隙壁，所述间隙壁包括沿所述存储单元的堆叠方向依次设置的第一部分和第二部分，所述第一部分比第二部分在所述存储单元的堆叠方向上更靠近所述半导体衬底，相邻两个所述存储单元上的间隙壁之间形成有气隙和填充间隔，所述气隙至少由相邻两个所述存储单元上的所述第一部分围成，所述填充间隔至少由相邻两个所述存储单元上的所述第二部分围成，所述填充间隔的底部口径在自所述填充间隔指向气隙的堆叠方向上逐渐缩小；形成覆盖所述半导体衬底、存储单元和填充间隔的层间介电层。

进一步地，相邻两个所述存储单元中，一个所述存储单元上的所述第二部分的下端向相邻的一个所述存储单元凸伸，以使所述填充间隔的底部口径在自所述填充间隔指向气隙的堆叠方向上逐渐缩小。

进一步地，所述第二部分的下端呈弧形。

进一步地，所述第二部分的下端与第一部分的上端在所述堆叠方向的垂直方向上的投影重叠。