[发明专利]通过集成工艺流程系统形成低电阻触点的方法

说明书

本文提供用于形成具有钨衬垫层的金属触点的方法。在一些实施方式中，一种处理基板的方法包括：在第一基板处理腔室内将基板暴露至等离子体以沉积钨衬垫层，该等离子体是由第一气体形成，该第一气体包括金属有机钨前驱物气体或无氟卤化钨前驱物，其中该钨衬垫层沉积在介电层顶上且于特征内，该特征形成在基板的该介电层的第一表面中；将该基板传送到第二基板处理腔室而不将该基板暴露至大气；以及将该基板暴露至第二气体以在该钨衬垫层顶上沉积钨填充层，该第二气体包括氟化钨前驱物。

技术领域

本公开内容的实施方式一般涉及处理基板的方法。

背景技术

传统的金属触点的形成是由下伏的金属层、钨衬垫层、与化学气相沉积(CVD)钨层构成，上述层一般都是在分别的系统中处理。于是，在后续的CVD钨层沉积之前及沉积之后，钨衬垫层暴露至大气(atmosphere)。大气中的氧与湿气使钨衬垫层的顶表面氧化，且形成一般为10至20埃的氧化物层。

该衬垫层材料的氧化部分一般具有非常高的电阻率(例如大于约1E3μOhm-cm)，而未氧化的衬垫层材料的电阻率一般是低于1E3μOhm-cm。因此，衬垫层的氧化物部分的存在会引发对金属触点有一些额外的电阻。

后续沉积的CVD钨层形成于该衬垫层的顶表面上。该CVD钨层的培养延迟取决于该衬垫层的表面膜性质而有所差异。氧化物膜引发比未氧化或部分氧化的膜有更多的延迟。此外，培养延迟在基板的场区域及特征(例如，通孔或沟槽)内之间可能有所差异，而造成CVD钨缝隙填充工艺期间有空隙(void)或大接缝(seam)。此类孔隙或大接缝的存在会造成更高的触点电阻及不良的可靠度。

随着集成电路的特征尺寸持续缩小，特别是对于20nm等级的触点结构(例如，沟槽或通孔)而言，来自氧化衬垫材料的对触点电阻的贡献将会显著地增加且引发高触点电阻，而限制装置驱动电流且劣化装置效能。此外，培养延迟差异能够引发严重的缝隙填充问题(诸如空隙)，造成不良的可靠度和高电阻。

从而，发明人已提供用于有钨衬垫层的金属触点形成的改良方法。

发明内容

本文提供形成具有钨衬垫层的金属触点的方法。在一些实施方式中，一种处理基板的方法包括：在第一基板处理腔室内将基板暴露至等离子体以在第一基板处理腔室内沉积钨衬垫层，该等离子体是由第一气体形成，该第一气体包括金属有机钨前驱物气体或无氟卤化钨前驱物，其中该钨衬垫层沉积在介电层顶上且于特征内，该特征形成在基板的该介电层的第一表面中；将该基板传送到第二基板处理腔室而不将该基板暴露至大气；以及将该基板暴露至第二气体以在该钨衬垫层顶上沉积钨填充层，该第二气体包括氟化钨前驱物。

在一些实施方式中，一种处理基板的方法包括：于约200摄氏度至约400摄氏度的温度将该基板暴露至六氟化钨(WF₆)气体达约0.5秒至约600秒或于约300摄氏度至约500摄氏度的温度将该基板暴露至氢(H₂)气达约0.5秒至约600秒；在第一基板处理腔室内将基板暴露至等离子体以沉积钨衬垫层，该等离子体是由第一气体形成，该第一气体包括金属有机钨前驱物气体或无氟卤化钨前驱物，其中该钨衬垫层沉积在介电层顶上且于特征内，该特征形成在基板的该介电层的第一表面中；将该基板传送到第二基板处理腔室而不将该基板暴露至大气；以及将该基板暴露至第二气体以在该钨衬垫层顶上沉积钨填充层，该第二气体包括氟化钨前驱物。

在一些实施方式中，提供一种计算机可读介质，该计算机可读介质具有存储于该计算机可读媒体上的指令，所述指令当经执行时，引发处理腔室执行处理基板的方法。该方法可包括本文公开的所述方法的任一者。

下文描述本公开内容的其他与进一步的实施方式。

附图说明