[发明专利]封装结构

说明书

技术领域

本发明实施例是有关于一种封装结构。

背景技术

在半导体工业的领域中，本同的电子部件(例如晶体管、二极管、电阻器及电容器等)的集成密度，都在以不断减少的最小特征尺寸来改善，借此容许在特定范围内可以集成更多的部件。在一些应用上，这些较小的电子部件配备有较小的封装。一些半导体较小的封装款式包括方形扁平式封装(quad flat pack；QFP)、插针网格阵列(pin grid array；PGA)、球栅阵列封装(ball grid array；BGA)、覆晶(flip chips；FC)、三维晶片(three dimensional integrated circuits；3DICs)、晶圆级封装(wafer level packages；WLPs)、连封装(bump-on-trace；BOT)及叠合封装(package on package；PoP)结构。

发明内容

根据本揭露多个实施例，一种封装结构包含模制材料、至少一通孔、至少一导电体、至少一虚设结构与一填充材料。通孔延伸穿过模制材料。导电体位于通孔中。虚设结构位于模制材料，并包含电介质材料。填充材料至少部分位于导电体与虚设结构之间。

附图说明

当结合所附附图阅读时，以下详细描述将较容易理解本揭露的态样。应注意，根据工业中的标准实务，各特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各特征的尺寸。

图1～20为绘示根据本揭露多个实施例的制造封装结构的中间阶段的剖面示意图；

图21为绘示根据本揭露其他多个实施例的封装结构的示意图；

图22为绘示根据本揭露其他多个实施例的封装结构的示意图；

图23为绘示根据本揭露其他多个实施例的封装结构的示意图。

具体实施方式

以下揭示内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述组件及排列的特定实例以简化本揭露。当然，该等实例仅为示例且并不意欲为限制性。举例来说，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本揭露可在各实例中重复元件符号及/或字母。此重复是出于简明性及清晰的目的，且本身并不指示所论述的各实施例及/或配置之间的关系。

进一步地，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所绘示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)，因此可同样解读本文所使用的空间相对性描述词。

请参照图1～20，其为绘示根据本揭露多个实施例的制造封装结构的中间阶段的剖面示意图。如图1所示，粘着层A形成于载板C上。载板C可为空白的玻璃载板、空白的陶瓷载板或类似的载板。粘着层A可能以紫外线(Ultra-Violet；UV)胶、光热转换(light-to-heat conversion；LTHC)胶或类似的粘着胶所形成，虽然亦可使用其他类型的粘着胶。

请参照图2。缓冲层110形成于粘着层A上。缓冲层110为介电层，其可能是聚合物层。聚合物层可能包括，举例而言，聚酰亚胺(polyimide)、聚苯并(polybenzoxazole；PBO)、苯并环丁烯(benzocyclobutene；BCB)、环氧树脂膜(ajinomoto buildup film；ABF)或抗焊膜(solder resist film；SR)等。缓冲层110为实质上平坦的阶层，并具有实质上均匀的厚度，其中厚度可能实质上大于2微米，或是范围可能实质上在2微米至40微米之间。在一些实施例中，缓冲层110的顶表面及底表面均实质上平坦。

举例而言，晶种层123通过物理气相沉积(physical vapor deposition；PVD)或金属箔层压形成于缓冲层110上。晶种层123可能包括铜、铜合金、铝、钛、钛合金或以上的任意组合。在一些实施例中，晶种层123包括钛层，以及覆盖于钛层上的铜层。在其他的实施例中，晶种层123为铜层。

请参照图3，光阻剂P被应用于晶种层123上并且被图案化。因此，光阻剂P上形成开口O1。通过开口O1，部分的晶种层123被暴露。