[发明专利]高压半导体组件以及其制作方法

说明书

本发明公开一种高压半导体组件以及其制作方法，利用于半导体基底中形成凹陷，再于凹陷中形成栅极介电层以及主栅极结构。因此，以本发明制作方法形成的高压半导体组件可包括主栅极结构低于半导体基底中的隔离结构的上表面，由此可避免因高压半导体组件所需厚度较厚的栅极介电层所导致的栅极结构高度过高而影响与其他半导体组件之间的制作工艺整合问题。

技术领域

本发明涉及一种半导体组件以及其制作方法，尤其是涉及一种高压半导体组件以及其制作方法。

背景技术

在具有高压处理能力的功率组件中，双扩散金属氧化物半导体(double-diffusedMOS，DMOS)晶体管组件持续受到重视。常见的DMOS晶体管组件有垂直双扩散金属氧化物半导体(vertical double-diffused MOS，VDMOS)与横向双扩散金属氧化物半导体(LDMOS)晶体管组件。LDMOS晶体管组件因具有较高的操作带宽与操作效率，以及易与其他集成电路整合的平面结构，现已广泛地应用于高电压操作环境中，例如中央处理器电源供应(CPUpower supply)、电源管理系统(power management system)、直流/交流转换器(AC/DCconverter)以及高功率或高频段的功率放大器等等。LDMOS晶体管组件主要的特征为利用设置具有低掺杂浓度、大面积的横向扩散漂移区域来缓和源极端与漏极端之间的高电压，因此可使LDMOS晶体管组件获得较高的击穿电压(breakdown voltage)。然而，在集成电路的整合制作工艺中，当LDMOS晶体管组件中的栅极氧化物层因电性需求而需厚度较厚时，会导致形成于栅极氧化物层上的栅极结构的高度过高，而与晶片上的其他半导体组件(例如低压半导体组件)的栅极结构高度形成明显差异，进而造成相关制作工艺(例如平坦化制作工艺)在进行时产生问题而影响到产品良率。此外，在一些产品规格的要求下，需要具有长度较长的栅极结构的LDMOS晶体管组件，然而若以金属材料(例如铝)来形成栅极结构时，较大面积的金属栅极结构在进行化学机械研磨(chemical mechanical polishing，CMP)制作工艺时易发生碟形下陷(dishing)的问题，进而对LDMOS晶体管组件的电性产生负面影响，故有必要就此问题进行改善。

发明内容

本发明提供了一种高压半导体组件(high voltage semiconductor device)以及其制作方法，利用于半导体基底中形成凹陷，再于凹陷中形成栅极介电层以及主栅极结构，故主栅极结构可低于半导体基底中的隔离结构的上表面，由此可避免因高压半导体组件所需厚度较厚的栅极介电层所导致的栅极结构高度过高而引发的相关制作工艺问题，进而达到提升产品生产良率的效果。

根据本发明的一实施例，本发明提供了一种高压半导体组件，包括一半导体基底、两个隔离结构、一栅极介电层、一主栅极结构以及两个次栅极结构。两个隔离结构设置于半导体基底中，栅极介电层设置于两个隔离结构之间，且栅极介电层低于各隔离结构的一上表面。主栅极结构设置于栅极介电层上，且主栅极结构低于各隔离结构的上表面。各次栅极结构部分设置于主栅极结构上且部分设置于两个隔离结构的其中一者上。

根据本发明的一实施例，本发明还提供了一种高压半导体组件，包括一半导体基底、两个隔离结构、一栅极介电层以及一主栅极结构。两个隔离结构设置于半导体基底中，栅极介电层设置于两个隔离结构之间，且栅极介电层低于各隔离结构的一最上表面。主栅极结构设置于栅极介电层以及两个隔离结构上，且主栅极结构低于各隔离结构的最上表面。

根据本发明的一实施例，本发明还提供了一种高压半导体组件的制作方法，包括下列步骤。提供一半导体基底，且两个隔离结构形成于半导体基底中。在半导体基底中形成一凹陷，并于半导体基底的凹陷中形成一栅极介电层。然后，在栅极介电层上形成一主栅极结构，且主栅极结构低于各隔离结构的一上表面。

附图说明

图1为本发明第一实施例的高压半导体组件的示意图；

图2至图7所绘示为本发明第一实施例的高压半导体组件的制作方法示意图，其中