[发明专利]电子组件的系统级封装

说明书

本发明公开了一种电子组件的系统级封装，芯片以封装胶体包裹，第一电路重新分配层直接制作于封装胶体的底侧；第二电路重新分配层直接制作于第一电路重新分配层的底侧；第一电路重新分配层以第一组倒T型金属，电性耦合至芯片的底侧金属；第二电路重新分配层以第二组倒T型金属，电性耦合至第一电路重新分配层的底侧金属。本发明整个封装内部不使用焊锡球于的电性组件之间，也不使用中介层(interposer)于芯片和封装基材之间，不使用独立的系统板(system board)，不使用独立的封装基材(discrete package substrate)，也不使用独立的底部填充材料(underfill)。

技术领域

本发明涉及一种电子封装系统，特别是一种系统级的电子封装系统(system inpackage,SiP)。

背景技术

图1显示一个习知技艺。

图1显示芯片101、102设置于一个传统的电子系统封装的顶侧，三组焊锡球141、142、143被使用于该系统封装之中，分别电性耦合两个独立组件。复数个第一组焊锡球141电性耦合芯片101、102至独立的硅中介层(silicon interposer)11，第二组复述个焊锡球142电性耦合硅中介层11至独立的封装基材(package substrate)12，第三组复数个焊锡球143电性耦合封装基材12至独立的系统板(system board)13。

复数个输出/输入(I/O)焊垫103设置于芯片101、102的底侧，硅中介层11具有核心硅基材110，复数个纵向导通金属(through silicon via,TSV)171穿过核心硅基材110，作为上层电路重新分配层(redistribution layer,RDL)111和下层电路重新分配层(RDL)112之间的电性耦合；上层电路重新分配层111设置于核心硅基材110的顶部，下层电路重新分配层112设置于核心硅基材110的底部。复数个第一组焊锡球141设置于芯片的I/O焊垫103与上层电路重新分配层RDL 111之间。

封装基材12设置于硅中介层11的下方，封装基材12具有核心基材120，核心基材120系由层压板(laminates)与预浸材料(prepregs)所构成。复数个层压板纵向导通金属(through laminate via,TLV)172，穿过核心基材120。上层电路重新分配层RDL 121设置于在核心基材120的顶侧，下层电路重新分配层RDL 122设置于核心基材120的底侧。第二组复数个焊锡球142设置于硅中介层11与封装基材12之间，层压板纵向导通金属TLV172设置于上层电路重新分配层RDL 121和下层电路重新分配层122之间。

系统板13设置于封装基材12的底部，系统板13有一个由层压板和预浸材料所构成的的核心基材130，复数个层压板纵向导通金属(TLV)173，穿过核心基材130，上层电路重新分配层RDL 131设置于核心基板130的顶侧，下层电路重新分配层RDL 132设置于核心基材130的底侧，第三组复数个焊锡球154设置于封装基材12和系统板13之间，层压板纵向导通金属(TLV)173电性耦合上层电路重新分配层RDL 131与下层电路重新分配层RDL 132。

第一底部填充材料151被填充到芯片101,102和硅中介层11的空间中，第二底部填充材料152填充到硅中介11和封装基材12之间的空间中，第三底部填充材料153填充到封装基材12和系统板13之间的空间中。

习知技艺使用三组复数个焊锡球141、142、143作为独立组件之间的电性耦合，用以联接相邻堆栈的两个电气组件。习知技艺还采用了独立的硅中介层11作为芯片101、102和封装基材12之间的电性耦合。习知技艺也采用了独立的系统板13，且以第三组复数个焊锡球154作为封装基材12和系统板13之间的电性耦合。习知技艺进一步采用了三组底部填充材料151、152、153，用于填充增强乡堆栈的两个独立的电气组件的可靠性。