[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种不使芯片面积变大而防止发生写入、删除不良的半导体存储装置。实施方式的半导体存储装置具备：第1区块(BLKa)，包含第1字线与第2字线；第2区块(BLKb)，包含第3字线与第4字线，且在第1方向上设置在所述第1区块的旁边；第1晶体管群(223A)，包含与所述第1字线电连接的第1晶体管以及与所述第2字线电连接的第2晶体管，且在正交于所述第1方向的第2方向上设置在所述第1与第2区块的旁边；以及第2晶体管群(223B)，包含与所述第3字线电连接的第3晶体管以及与所述第4字线电连接的第4晶体管，且在所述第2方向上设置在所述第1晶体管群的旁边。

[相关申请]

本申请享有以日本专利申请2016-19265号(申请日：2016年2月3日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有存储单元呈三维排列的NAND(Not And，与非)型闪存。

发明内容

本发明的实施方式提供一种不使芯片面积变大而防止发生写入、删除不良的半导体存储装置。

实施方式的半导体存储装置具备：第1区块，包含第1字线与第2字线；第2区块，包含第3字线与第4字线，且在第1方向上设置在所述第1区块的旁边；第1晶体管群，包含与所述第1字线电连接的第1晶体管以及与所述第2字线电连接的第2晶体管，且在正交于所述第1方向的第2方向上设置在所述第1与第2区块的旁边；以及第2晶体管群，包含与所述第3字线电连接的第3晶体管以及与所述第4字线电连接的第4晶体管，且在所述第2方向上设置在所述第1晶体管群的旁边。

附图说明

图1是表示第1实施方式的半导体存储装置的框图。

图2是表示第1实施方式的半导体存储装置的存储单元阵列的电路图。

图3是表示第1实施方式的半导体存储装置的存储单元阵列的剖视图。

图4是表示第1实施方式的半导体存储装置的行解码器的框图。

图5是表示第1实施方式的半导体存储装置的行解码器的布局图。

图6是表示比较例的半导体存储装置的行解码器的布局图，且为表示删除动作中的施加电压的图。

图7是表示第1实施方式的半导体存储装置的行解码器的布局图，且为表示删除动作中的施加电压的图。

图8是表示第1实施方式的半导体存储装置的行解码器的变化例的布局图。

图9是表示第2实施方式的半导体存储装置的行解码器的布局图。

图10是表示第3实施方式的半导体存储装置的行解码器的布局图。

图11是表示第4实施方式的半导体存储装置的行解码器的布局图。

图12是表示第4实施方式的半导体存储装置的行解码器的变化例的布局图。

图13是表示第4实施方式的半导体存储装置的行解码器的变化例的布局图。

图14是表示第5实施方式的半导体存储装置的行解码器的布局图。

具体实施方式

以下，参照附图，对本实施方式进行说明。在附图中，对相同部分附注相同的参照符号。

第1实施方式

以下，利用图1至图7，对第1实施方式的半导体存储装置进行说明。此处，作为半导体存储装置，以三维积层型的NAND型闪存为例来进行说明。