[发明专利]半导体装置及其制作工艺

说明书

本发明公开一种半导体装置以及该半导体装置的制作工艺，该半导体装置包含栅极以及外延结构。其中，栅极是设置在基底上。外延结构则是设置在基底内并介于两栅极结构之间，且基底的一凸部在一投影方向上是延伸至外延结构内。

技术领域

本发明涉及一种半导体装置及其制作工艺，特别是涉及一种具有外延结构的半导体装置及其制作工艺。

背景技术

为了能增加半导体结构的载流子迁移率，可以选择对于栅极通道施加压缩应力或是伸张应力。举例来说，若需要施加的是压缩应力，现有技术常利用选择性外延成长(selective epitaxial growth,SEG)技术于一硅基底内形成晶格排列与该硅基底相同的外延结构，例如硅锗(silicon germanium,SiGe)外延结构。利用硅锗外延结构的晶格常数(lattice constant)大于该硅基底晶格的特点，对P型金属氧化物半导体晶体管的通道区产生应力，增加通道区的载流子迁移率(carrier mobility)，并用于增加金属氧化物半导体晶体管的速度。反之，若是N型半导体晶体管则可选择于硅基底内形成硅碳(siliconcarbide,SiC)外延结构，对栅极通道区产生伸张应力。

前述方法虽然可以有效提升通道区的载流子迁移率，却导致整体制作工艺的复杂度以及制作工艺控制的难度，尤其是在半导体元件尺寸持续缩小的趋势下。举例来说，现有技术往往先于硅基底中定义一凹槽，然后于凹槽中形成一缓冲层(buffer layer)后再形成一外延层。然而，现行制作工艺仍有许多待改进的缺点，例如该缓冲层的厚度不均，而可能导致短通道效应(short channel effect)或漏极引发能带降低(drain induce barrierlowering,DIBL)等负面影响，造成漏电流增加并损及元件的品质及效能。

发明内容

本发明提供一种半导体装置，其具有优化的缓冲层，因而能达到较佳的元件效能。

本发明另提供一种半导体装置的制作工艺，其可形成优化的缓冲层，而可避免前述因缓冲层的缺陷而引发的负面影响。

本发明的目的在于提供一种半导体装置，其包含二栅极以及外延结构。其中，栅极是设置在一基底上。外延结构则是设置在基底内并介于二栅极之间，且基底的一凸部在一投影方向上是延伸至外延结构内。

本发明的目的在于提供一种半导体装置的制作工艺，包含以下步骤。首先，在一基底上形成二栅极。接着，形成一间隙壁环绕各该栅极。然后，利用该间隙壁为一掩模，于该基底内形成一沟槽，该沟槽介于该二栅极之间。并且，于该沟槽形成后，部分移除该间隙壁以暴露该基底的一凸部的顶表面。最后，于该沟槽内选择性形成一外延结构。

本发明的半导体装置及其制作工艺主要是利用两次或两次以上的干蚀刻制作工艺以在基底中形成具有略呈圆形或呈正圆形的沟槽，由此，邻接沟槽两侧的鳍状结构(基底)则会因沟槽形状的影响而形成凸部，该凸部具有朝向该沟槽的锐角或是钝角。接着利用部分移除作为前述两次或两次以上干蚀刻制作工艺的蚀刻掩模的间隙壁，而暴露该凸部。由此，在后续形成外延结构时，缓冲层可均匀且共形地形成在该沟槽以及该凸部的表面，因而可形成具有单一厚度的优化缓冲层。由此，本发明的半导体装置可有效改善缓冲层的品质，进而避免因缓冲层的缺陷而引发的负面影响，如短通道效应等。

附图说明

图1至图7为本发明第一实施例中半导体装置的步骤示意图；其中：

图1为本发明一半导体装置于制作工艺初始时的示意图；

图2为本发明一半导体装置于形成一侧壁材料层后的示意图；

图3为本发明一半导体装置于形成一间隙壁后的示意图；

图4为本发明一半导体装置于形成一初始沟槽后的示意图；

图5为本发明一半导体装置于形成一沟槽后的示意图；