[发明专利]扇出晶圆级封装

说明书

本发明涉及一种扇出晶圆级封装，包含有一重分布层；一被动器件，设在重分布层的第一金属层中；一第一钝化层，覆盖重分布层的上表面；一第二钝化层覆盖重分布层的下表面；一晶粒安装在第一钝化层上，晶粒包含一接点；一模塑料，设在晶粒周围及第一钝化层上；一导孔，贯穿第一钝化层、重分布层的介电层及第二钝化层，暴露出接点；一接触洞，设在第二钝化层中，暴露出被动器件的电极；以及一第二金属层，设在导孔及接触洞中，电连接被动器件的电极至晶粒的接点。

技术领域

本发明涉及半导体封装领域，特别是一种扇出晶圆级封装(fan-out wafer levelpackaging，FOWLP)。

背景技术

随着半导体制造工艺的进步，微电子器件的尺寸变得更小，器件中的电路也变得更密集。为了得到更小尺寸的微电子器件，其封装与安装到电路板上的结构都必须变得更紧密。

半导体封装技术领域中公知的嵌入晶圆球栅阵列(embedded wafer ball gridarray,eWLB)或扇出晶圆级封装(FOWLP)，是通过位于衬底上的重分布层(RDL)，例如位于具有穿硅通孔(TSV)的衬底，将原本半导体晶粒的接垫重新布线分配到一较大的区域。

重分布层是在晶圆表面上形成介电层与金属导线的叠层，将芯片原本的输入/输出(I/O)接垫重新布线分配到一个间距较宽松的布局范围。上述重布线的制作通常使用薄膜高分子聚合物，例如苯并环丁烯(benzocyclobutene,BCB)、聚酰亚胺(polyimide,PI)，或其他有机高分子聚合物作为介电层材料，再用金属化工艺，例如铝或铜，形成金属导线，将芯片周围的接垫重新布线分配成阵列状连接垫。

由于工艺繁复，具有穿硅通孔的中介层衬底成本较高，因此，使用具有穿硅通孔中介层的扇出晶圆级封装也会比较昂贵，并不利于特定的应用场合。

此外，晶圆级封装工艺中，通常会在晶圆及安装在晶圆上的芯片表面覆盖一相对较厚的模塑料。此模塑料与集成电路衬底的热膨胀系数(CTE)差异，容易导致封装翘曲变形，也使得封装整体的厚度增加。晶圆翘曲一直是本领域关注的问题。

晶圆翘曲使芯片与晶圆间的接合不易维持，使“芯片对晶圆接合”(chip towafer)的组装失败。翘曲问题在大尺寸晶圆上更是明显，特别是对于具有小间距重分布层的晶圆级半导体封装制，问题更为严重。因此，本领域仍需要一个改良的晶圆级封装方法，可以解决上述现有技术的问题。

发明内容

本发明的主要目的在提供一种改良的半导体装置及其制作方法，用来解决现有技术的不足与缺点。

根据本发明一实施例，提供一种扇出晶圆级封装，包含一重分布层，包含至少一介电层以及至少一第一金属层；一被动器件，设在所述重分布层的所述第一金属层中；一第一钝化层，覆盖所述重分布层的一上表面；一第二钝化层覆盖所述重分布层的一下表面；至少一晶粒安装在所述第一钝化层上，其中所述晶粒包含一接点，直接接触所述第一钝化层；一模塑料，设在所述晶粒周围以及所述第一钝化层上；一导孔，贯穿所述第一钝化层、所述介电层以及所述第二钝化层，以暴露出所述接点；一接触洞，设在所述第二钝化层中，暴露出所述被动器件的一电极；以及一第二金属层，设在所述导孔以及所述接触洞中，用来电连接所述被动器件的所述电极到所述晶粒的所述接点。

毋庸置疑的，本领域的技术人员读完接下来本发明优选实施例的详细描述与附图后，均可了解本发明的目的。

附图说明

图1是依据本发明一实施例所绘示的扇出晶圆级封装的剖面示意图。

图2到图9是依据本发明一实施例所绘示的制作图1中扇出晶圆级封装的方法示意图。

其中，附图标记说明如下：

1 扇出晶圆级封装

300 载板