[发明专利]具有强化的晶片接合的集成电路堆叠

说明书

技术领域

本发明大体上涉及半导体处理。更特定来说，本发明的实例涉及堆叠式集成电路系统的半导体处理。

背景技术

随着集成电路技术持续发展，持续致力于提高性能及密度、改进形状因数且减小成本。堆叠式三维集成电路的实施方案已成为设计者有时用以实现这些效益的一种方法。具有非常精确的对准的晶片接合的改进使在晶片级上制造堆叠芯片成为可能。可能的应用可包含接合到存储器芯片、图像传感器芯片以及其它芯片的逻辑芯片。此提供较小的形状因数、改进的性能以及降低的成本的优势。

实施持续变的更小且更快的堆叠式三维集成电路系统时的一个关键挑战涉及堆叠晶片之间的弱接合界面。特定来说，堆叠式三维集成电路中的弱接合界面经受由蚀刻过程造成的破裂及剥落。因此，穿过堆叠式集成电路芯片的弱接合界面的蚀刻可导致晶片之间的不可靠连接，且因此导致堆叠式集成电路系统中的故障。

发明内容

本发明的一个实施例涉及一种集成电路系统。所述集成电路系统包括：第一装置晶片，其具有接近包含安置于第一电介质层内的第一导体的第一金属层的第一半导体层；第二装置晶片，其具有接近包含安置于第二电介质层内的第二导体的第二金属层的第二半导体层；晶片接合区域，其安置于所述第一装置晶片的所述第一电介质层的前侧与所述第二装置晶片的所述第二电介质层的前侧的界面处，使得晶片接合区域将所述第一装置晶片接合到所述第二装置晶片，其中所述晶片接合区域包含具有比所述第一装置晶片及所述第二装置晶片的所述第一电介质层及所述第二电介质层的电介质材料高的硅浓度的电介质材料；以及导电路径，其将所述第一导体耦合到所述第二导体，其中所述导电路径形成于在所述第一导体与所述第二导体之间穿过所述晶片接合区域蚀刻出的腔中。

本发明的另一实施例涉及一种成像系统。所述成像系统包括：像素阵列，其具有多个图像传感器像素，其中所述像素阵列包含于集成电路系统中，所述集成电路系统包含：第一装置晶片，其具有接近包含安置于第一电介质层内的第一导体的第一金属层的第一半导体层；第二装置晶片，其具有接近包含安置于第二电介质层内的第二导体的第二金属层的第二半导体层；晶片接合区域，其安置于所述第一装置晶片的所述第一电介质层的前侧与所述第二装置晶片的所述第二电介质层的前侧的界面处，使得晶片接合区域将所述第一装置晶片接合到所述第二装置晶片，其中所述晶片接合区域包含具有比所述第一装置晶片及所述第二装置晶片的所述第一电介质层及所述第二电介质层的电介质材料高的硅浓度的电介质材料；以及导电路径，其将所述第一导体耦合到所述第二导体，其中所述导电路径形成于在所述第一导体与所述第二导体之间穿过所述晶片接合区域蚀刻出的腔中；控制电路，其耦合到所述像素阵列以控制所述像素阵列的操作；以及读出电路，其耦合到所述像素阵列以从所述多个图像传感器像素读出图像数据。

附图说明

参考以下图式描述本发明的非限制及非详尽实例，其中相同元件符号贯穿各视图指代相同部件，除非另有说明。

图1A到1F说明根据本发明的教示的实例横截面图，其展示包含通过强化的晶片接合接合在一起的堆叠的第一装置晶片及第二装置晶片的堆叠式三维集成电路的实例。

图2为说明根据本发明的教示的成像系统的一个实例的图，所述成像系统包含具有包含于具有强化的晶片接合的堆叠式三维集成电路系统中的图像传感器像素的像素阵列。

对应的参考字符贯穿图式的若干视图指示对应组件。所属领域的技术人员应了解，图中的元件是出于简单且清楚的目的而说明，且不一定是按比例绘制。举例来说，图中一些元件的尺寸可能相对于其它元件而被夸大以帮助改进对本发明的各种实施例的理解。并且，为了更清楚地了解本发明的这些各种实施例，通常不描绘在商业可行的实施例中有用或必要的常见但好理解的元件。

具体实施方式

如将展示，揭示针对强化堆叠式三维集成电路系统中的堆叠的第一晶片与第二晶片之间的晶片接合的方法及设备。在以下描述中，陈述众多特定细节以便提供对本发明的详尽理解。在以下描述中，陈述众多特定细节以提供对实施例的详尽理解。然而，相关领域的技术人员将认识到，可无需运用所述特定细节中的一或多者或运用其它方法、组件、材料等等而实践本文中描述的技术。在其它情况中，未详细展示或描述众所周知的结构、材料或操作以避免混淆某些方面。