[发明专利]含有分离电压产生器的三维一次电编程存储器

说明书

本发明提出一种分离的三维一次电编程存储器（3D‑OTP）50，它含有至少一三维阵列芯片30和至少一电压产生器芯片40。至少一电压产生器位于电压产生器芯片40内，而非三维阵列芯片30内。电压产生器为三维阵列芯片30产生读/写电压。

技术领域

本发明涉及集成电路存储器领域，更确切地说，涉及三维一次电编程存储器(3D-OTP)。

背景技术

三维存储器(3D-M)是一种单体(monolithic)半导体存储器，它含有多个相互堆叠的存储元。3D-M包括三维只读存储器(3D-ROM)和三维随机读取存储器(3D-RAM)。3D-ROM可以进一步划分为三维掩膜编程只读存储器(3D-MPROM)和三维电编程只读存储器(3D-EPROM)。基于它能电编程的次数，3D-EPROM可以进一步分为三维一次电编程存储器(3D-OTP)和三维多次电编程存储器(3D-MTP)。3D-OTP可以是3D-memristor、三维阻变存储器(3D-RRAM或3D-ReRAM)、三维相变存储器(3D-PCM)、3D-PMM(programmable metallizationmemory)、或3D-CBRAM(conductive-bridging random-access memory)等。

美国专利5,835,396(发明人：张国飙；授权日：1998年11月3日)披露了一种3D-ROM，尤其是3D-OTP。如图1A所示，3D-OTP芯片20含有一衬底电路层0K及多个堆叠于衬底电路层0K上并相互堆叠的存储层16A、16B。衬底电路层0K含有晶体管0t及其互连线0i。晶体管0t形成在半导体衬底0中。在这个例子中，衬底互连线0i含有金属层0M1、0M2。在本说明书中，衬底互连线0i采用的金属层0M1、0M2被称为衬底金属层，衬底互连线0i采用材料被称为衬底互连材料。

存储层16A、16B堆叠在衬底电路层0K之上，它们通过接触通道孔(如1av)与衬底0耦合。每个存储层(如16A)含有多条顶地址线(如2a)、底地址线(如1a)和存储元(如1aa)。存储元可以采用二极管、晶体管或别的器件。在各种存储元中，采用二极管的存储元具有最小面积，仅为～4F²(F为最小特征尺寸)。二极管存储元一般形成在顶地址线和底地址线的交叉点处，从而构成一交叉点(cross-point)阵列。这里，二极管泛指任何具有如下特征的二端器件：当其外加电压的数值小于读电压或外加电压的方向与读电压相反时，其电阻远大于其在读电压下的电阻。二极管的例子包括半导体二极管(如p-i-n硅二极管等)和金属氧化物二极管(如氧化钛二极管、氧化镍二极管等)等。

存储层16A、16B构成至少一3D-OTP阵列16，而衬底电路层0K则含有3D-OTP阵列16的周边电路。其中，一部分周边电路位于3D-OTP阵列下方，它们被称为阵列下周边电路；另一部分周边电路位于3D-OTP阵列外边，它们被称为阵列外周边电路18。由于阵列外周边电路18比3D-OTP阵列16含有更少的后端(back-end-of-line，简称为BEOL)薄膜层，阵列外周边电路18上方的空间17不含有存储元，该空间实际上被浪费了。在本说明书中，一个后端薄膜层是指在衬底之上结构中的一个导线层，如存储层16A、16B中的一个地址线层、或互连线0i中的一个互连线层。在图1A中，3D-OTP阵列16含有6个后端薄膜层，包括2个互连线层0M1、0M2、第一存储层16A中的2个地址线层1a、2a、以及第二存储层16B中的地址线层3a、4a；而阵列外周边电路18只含有2个后端薄膜层，包括互连线层0M1、0M2。

美国专利7,388,476(发明人：Crowley等；授权日：2008年6月3日)披露了一种集成3D-OTP芯片，其三维阵列及其周边电路都集成在同一芯片内。这种集成方式被称为全集成。如图1B所示，该集成3D-OTP芯片20含有三维阵列区域22和周边电路区域28。三维阵列区域22含有多个3D-OTP阵列(如22aa、22ay)及其解码器(如24、24G)。这些解码器24包括本地解码器24和整体解码器24G。其中，本地解码器24对单个3D-OTP阵列的地址/数据进行解码，整体解码器24G将整体地址/数据25解码至单个3D-OTP阵列中。