[发明专利]一种基于FinFET器件的双时钟控制触发器

权利要求书

1.一种基于FinFET器件的双时钟控制触发器，其特征在于包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器和第六反相器，所述的第一FinFET管和所述的第三FinFET管为P型FinFET管，所述的第二FinFET管和所述的第四FinFET管为N型FinFET管，所述的第一反相器具有输入端和输出端，所述的第二反相器、所述的第三反相器和所述的第五反相器的电路结构与所述的第一反相器的电路结构相同，所述的第四反相器具有输入端、输出端、第一时钟信号输入端和第二时钟信号输入端，所述的第六反相器的电路结构和所述的第四反相器的电路结构相同；

所述的第一反相器的输入端为所述的双时钟控制触发器的时钟信号输入端，所述的第一反相器的输出端、所述的第二反相器的输入端、所述的第二FinFET管的前栅、所述的第四反相器的第一时钟信号输入端、所述的第三FinFET管的背栅和所述的第六反相器的第二时钟信号输入端连接，所述的第二反相器的输出端、所述的第一FinFET管的前栅、所述的第四反相器的第二时钟信号输入端、所述的第四FinFET管的背栅和所述的第六反相器的第一时钟信号输入端连接，所述的第一FinFET管的源极和所述的第三FinFET管的源极均接入电源，所述的第一FinFET管的背栅和所述的第二FinFET管的背栅连接且其连接端为所述的双时钟控制触发器的信号输入端，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三反相器的输入端和所述的第四反相器的输出端连接，所述的第二FinFET管的源极接地，所述的第三反相器的输出端、所述的第四反相器的输入端、所述的第三FinFET管的前栅和所述的第四FinFET管的前栅连接，所述的第三FinFET管的漏极、所述的第四FinFET管的漏极、所述的第五反相器的输入端和所述的第六反相器的输出端连接且其连接端为所述的双时钟控制触发器的反相信号输出端，所述的第四FinFET管的源极接地，所述的第五反相器的输出端和所述的第六反相器的输入端连接且其连接端为所述的双时钟控制触发器的正相信号输出端；

所述的第一FinFET管和所述的第三FinFET管的鳍的数量为2，所述的第二FinFET管和所述的第四FinFET管的鳍的数量为1；

所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管为高阈值FinFET管。

2.根据权利要求1所述的一种基于FinFET器件的双时钟控制触发器，其特征在于所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管的阈值电压为0.6V。

3.根据权利要求1所述的一种基于FinFET器件的双时钟控制触发器，其特征在于所述的第一反相器包括第五FinFET管和第六FinFET管，所述的第五FinFET管为P型FinFET管，所述的第六FinFET管为N型FinFET管；所述的第五FinFET管的源极、所述的第五FinFET管的背栅和所述的第六FinFET管的背栅均接入电源，所述的第五FinFET管的前栅和所述的第六FinFET管的前栅连接且其连接端为所述的第一反相器的输入端，所述的第五FinFET管的漏极和所述的第六FinFET管的漏极连接且其连接端为所述的第一反相器的输出端，所述的第六FinFET管的源极接地；

所述的第四反相器包括第七FinFET管和第八FinFET管，所述的第七FinFET管为P型FinFET管，所述的第八FinFET管为N型FinFET管；所述的第七FinFET管的源极接入电源，所述的第七FinFET管的前栅和所述的第八FinFET管的前栅连接且其连接端为所述的第四反相器的输入端，所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接且其连接端为所述的第四反相器的输出端，所述的第八FinFET管的源极接地，所述的第七FinFET管的背栅为所述的第四反相器的第一时钟信号输入端，所述的第八FinFET管的背栅为所述的第四反相器的第二时钟信号输入端；

所述的第五FinFET管的鳍的数量为2，所述的第七FinFET管的鳍的数量为1或者2，所述的第六FinFET管和所述的第八FinFET管的鳍的数量为1。