[发明专利]静电保护器件及其形成方法

说明书

一种静电保护器件及其形成方法，包括：提供半导体衬底，所述半导体衬底内形成有阱区；在所述半导体衬底上形成有栅极结构；刻蚀栅极结构一侧的半导体衬底，在栅极结构一侧的半导体衬底内形成凹槽；在所述凹槽底部的半导体衬底表面形成第一半导体区，第一半导体区的掺杂类型与阱区的掺杂类型相同；在所述第一半导体区上形成填充凹槽的第二半导体区，所述第一半导体区材料的晶格常数大于第二半导体区材料的晶格常数；在栅极结构一侧的第二半导体区和半导体衬底内形成漏区，所述漏区的底部与第一半导体区接触；在栅极结构另一侧的半导体衬底内形成源区。本发明的方法降低了静电保护器件的静电释放时的触发电压。

技术领域

本发明涉及静电保护领域，特别涉及静电保护器件及其形成方法。

背景技术

在集成电路芯片的制作和应用中，随着超大规模集成电路工艺技术的不断提高，目前的CMOS集成电路制作技术已经进入深亚微米阶段，MOS器件的尺寸不断缩小，栅氧化层的厚度越来越薄，MOS器件耐压能力显著下降，静电放电(Electrostatic Discharge，ESD)对集成电路的危害变得越来越显著。因此，对集成电路进行ESD的保护也变得尤为重要。

为了加强对静电的防护能力，大都在芯片的输入输出接口端(I/O pad)连接静电保护电路，静电保护电路是芯片中的内部电路提供静电电流的放电路径，以避免静电将内部电路击穿。

现有的静电保护电路中常用的器件包括栅极接地的NMOS晶体管、栅极接电源的PMOS晶体管和可控硅整流器(SCR，Silicon Controlled Rectifier)等。由于栅极接地的NMOS晶体管与CMOS工业很好的兼容性，栅接地的NMOS晶体管得到了广泛的应用。

参考图1，图1为现有静电保护电路的结构示意图，NMOS晶体管13的漏极与输入输出接口端15相连接，NMOS晶体管13的栅极和源极与接地端16连接，当输入输出接口端15产生大的静电电压或静电电流时，静电通过NMOS晶体管13中的寄生NPN三极管释放到接地端16，具体请参考图2，图2为图1中NMOS晶体管的剖面结构示意图，包括：半导体衬底100，所述半导体衬底100内具有P阱101，半导体衬底100上具有NMOS晶体管的栅极103，栅极103两侧的P阱101内具有NMOS晶体管的漏区102和源区104，NMOS晶体管的漏区102与输入输出接口端15相连接，NMOS晶体管的源区104和栅极103与接地端16相连接，所述源区104一侧的P阱101内还具有P型掺杂区105，P型掺杂区105与接地端16相连接，P型掺杂区105与源区104之间具有浅沟槽隔离结构106，NMOS晶体管的漏区102构成寄生NPN三极管17的集电区，NMOS晶体管的源区104构成寄生NPN三极管17的发射区，栅极103底部的P阱101构成寄生NPN三极管17的基区，当输入输出接口端15集聚一定的静电电荷时，电流从漏区102经过阱区电阻18流向P型掺杂区105区，使得栅极103底部的P阱101与接地端16之间产生电势差，当电势差大于寄生NPN三极管17的阈值电压时，漏区102与阱区101之间反向击穿，寄生NPN三极管17呈导通状态，此时电流就从漏区102流向源区104，释放掉输入输出接口端15集聚的静电。

现有的ESD保护电路性能仍有待提升。

发明内容

本发明解决的问题是怎样减小静电保护器件的触动电压。

为解决上述问题，本发明提供一种静电保护器件的形成方法，包括：