[发明专利]半导体集成电路装置的制造方法及半导体集成电路装置

说明书

本发明提供一种半导体集成电路装置的制造方法及半导体集成电路装置，其中，在实施用以形成周边电路区域(ER2)的逻辑栅极(G5、G6)的光掩膜工序时，也能够同时对存储器电路区域(ER1)的环绕导电层(Ga、Gb)进行分断，由此能够形成被电隔离的第一选择栅极(G2a、G2b)和第二选择栅极(G3a、G3b)，因此即使在形成能够独立控制的第一选择栅极(G2a、G2b)和第二选择栅极(G3a、G3b)时，也无需在仅用于加工现有的存储器电路区域的专用光掩膜工序上，额外增加仅用于加工存储器电路区域(ER1)的专用光掩膜工序，相应地能够降低制造成本。

技术领域

本发明涉及一种半导体集成电路装置的制造方法及半导体集成电路装置。

背景技术

以往，被考虑的是，在存储器栅极的一侧壁夹着由绝缘部件构成的侧壁隔片而形成侧壁状的选择栅极的存储器单元(例如，参照专利文献1)。另外，近年来，还被考虑的是，在侧壁状的第一选择栅极与第二选择栅极之间夹着侧壁隔片配置有存储器栅极、且可以独立地控制第一选择栅极和第二选择栅极的存储器单元。这种存储器单元被构成为，在设置有存储器栅极的存储器栅构造体还设置有电荷存储层，通过向该电荷存储层注入电荷来写入数据，或者通过抽出电荷存储层的电荷来擦除数据。

实际上，后者的存储器单元中，当向电荷存储层注入电荷时，包括第二选择栅极的第二选择栅构造体中阻断源电压的同时通过包括第一选择栅极的第一选择栅构造体向存储器栅构造体的沟道层施加低电压的位电压。此时，存储器栅构造体中，高电压的存储器栅电压施加到存储器栅极，通过因位电压与存储器栅电压的电压差而产生的量子隧道效应，可向电荷存储层注入电荷。

具有这种结构的存储器单元以矩阵形状配置的半导体集成电路装置中，被施加有高电压的存储器栅电压的存储器栅线由多个存储器单元共用。因此，当为了向一存储器单元的电荷存储层注入电荷而向存储器栅线施加高电压的存储器栅电压时，共用所述存储器栅线的另一存储器单元中，即使不向电荷存储层注入电荷时，高电压的存储器栅电压也会被施加到存储器栅极。

因此，此时，在不向电荷存储层注入电荷的存储器单元中，与源线连接的第二选择栅构造体中阻断向沟道层的电压施加的同时，通过第一选择栅构造体将来自位线的高电压的位电压施加到存储器栅构造体的沟道层。由此，高电压的存储器栅电压被施加到存储器栅极的存储器栅构造体中，高电压的位电压被施加到沟道层，因此，存储器栅极与沟道层的电压差变小，结果，不会发生量子隧道效应，电荷不会被注入到电荷存储层。

另外，这样以矩阵形状配置的多个存储器单元的制造如下：利用作为通常的半导体制造工序的使用光掩膜加工抗蚀剂的光刻技术，通过抗蚀剂加工导电层等，从而制造第一选择栅构造体、第二选择栅构造体及存储器栅构造体。

现有技术文献

专利文献

专利文献1：特开2011-129816号公报

发明内容

发明要解决的技术问题

但是，上述的半导体集成电路装置中，除了以矩阵形状配置的多个存储器单元之外，还可设置例如中央处理器(Central Processing Unit；CPU)、应用型专用集成电路(Application-Specific Integrated Circuit；ASIC)、读出放大器、列译码器、行译码器、输入输出电路等的周边电路。因此，通过半导体制造工序制造以矩阵形状配置的多个存储器单元时，与制造周边电路的半导体制造工序不同地，还需要增加存储器单元的半导体制造工序。

尤其，如上所述的存储器单元由于具有能够独立控制第一选择栅极和第二选择栅极的特殊的结构，因此相应地在现有的仅加工存储器电路区域的专用光掩膜工序的基础上还需要增加利用仅加工存储器电路区域的专用的光掩膜的专用光掩膜工序，由此存在导致制造成本上升的问题。