[实用新型]器件和集成电路封装体有效

专利信息
申请号: 201520755737.4 申请日: 2015-09-25
公开(公告)号: CN205194695U 公开(公告)日: 2016-04-27
发明(设计)人: 黄永盛 申请(专利权)人: 意法半导体有限公司
主分类号: H01L23/495 分类号: H01L23/495
代理公司: 北京市金杜律师事务所 11256 代理人: 王茂华
地址: 新加坡*** 国省代码: 新加坡;SG
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摘要:
搜索关键词: 器件 集成电路 封装
【说明书】:

技术领域

本申请涉及半导体裸片的封装,并且更加具体地,涉及引线框架封装体的环型或者线圈型地图案化的裸片焊盘。

背景技术

集成电路由已经经过处理以形成电子电路系统的半导体裸片形成。在将集成电路投入商业应用之前,通常以保护半导体裸片的方式对它们进行封装。按照各种方式对集成电路进行封装。尤其普遍的集成电路封装体类型是引线框架。

图1A和图1B是已知类型的集成电路封装体19的视图。图1A是包括引线框架10的集成电路封装体19的顶视图。框架包括中心裸片焊盘12、连接杆14和接线键合引线16。虚线框表示定位在引线框10上的集成电路裸片18。

图1B是在图1A的截面线1B上截取的集成电路封装体19的截面图。集成电路封装体19包括定位在引线框架10的裸片焊盘12上的集成电路裸片18。集成电路裸片18通过粘合膏24耦合至裸片焊盘。模制用料20包封集成电路裸片18和裸片焊盘12。键合接线22将接线键合引线16电耦合至集成电路裸片18。

常见的做法是,将引线框架的裸片加工成具有相对于待放置在其上的集成电路裸片的特定大小。这是因为,随着裸片焊盘面积区域(area)与集成电路裸片面积区域之比的增加,模制用料从引线框架脱层(delaminate)的可能性也增加。如果模制用料变得从引线框架脱层,那么在封装体内的集成电路裸片会面临受到损坏的风险。具体地,当模制用料变得从引线框架脱层时,湿气可以渗入集成电路封装体中,从而对集成电路裸片造成损坏或者使键合接线短路。如果发生这种情况,集成电路裸片可能会较差地发挥作用或者可能会完全停止发挥作用。而且,当发生模制用料的脱层时,集成电路裸片更加容易受到撞击或者挤压的损坏,这是因为集成电路裸片不再如发生脱层之前一样牢固地固定就位。

由此,耗费了巨大的费用,以将各种引线框架裸片焊盘大小加工为与特定集成电路裸片适配,即使最终封装体的大小都相同。为了克服该问题,已经做出了很多尝试以将用于裸片焊盘的规则边缘图案和凹痕包括在裸片焊盘中,以便推动将模制用料更好的粘附至裸片。然而,这些方案效果较差并且可以是成本高昂的。

实用新型内容

本实用新型公开了一种引线框架,该引线框架包括多个同心环而非典型的裸片焊盘。每个同心环在该环自身与相邻环之间具有固定间隙。集成电路裸片放置在同心环上。与更大的裸片相比,更小的集成电路裸片将定位在更少数量的同心环上。这样,单个引线框架将充分地支撑大小不同的多个不同集成电路裸片。而且,通过填充在同心环之间的间隙并且按照牢固的方式与同心环互锁,模制用料附接更好。同心环通过耦合至每个同心环的一个或者多个连接杆而彼此固定。

可选地,不存在其上搁置有裸片的中心焊盘,而是,存在有在引线框架中在裸片的中心位置下方的空隙。放置在同心环之上的粘合胶带或者膜将集成电路裸片粘附至同心环。

根据本实用新型的一个实施例,提供了一种器件,其特征在于,其包括具有中心面积区域的引线框架。该引线框架包括:多个接线键合引线,在该引线框架的外围处;多个同心支撑框架,相对于该多个接线键合引线中心地定位,该中心面积区域无该多个支撑框架;以及多个连接杆,固定至该多个支撑框架并且从该多个支撑框架朝着该外围延伸。

根据本实用新型的又一实施例,提供了一种集成电路封装体,其特征在于,其包括:引线框架;裸片,定位在该引线框架上;以及模制用料,围绕该裸片和至少一些该引线框架。该引线框架包括:第一部分,具有第一同心部件和第二同心部件;第二部分,具有第三同心部件和第四同心部件,该第二部分与该第一部分隔离,该第三同心部件与该第一同心部件对齐并且该第四同心部件与该第二同心部件对齐;以及第一连接杆和第二连接杆,耦合至该第一部分;第三连接杆和第四连接杆,耦合至该第二部分,该第一连接杆和该第三连接杆基本平行并且该第二连接杆和该第四连接杆基本平行。

根据本实用新型的另一实施例,提供了一种器件,其特征在于,其包括引线框架。该引线框架,具有包括开口的中心面积区域,该引线框架包括:第一连接杆、第二连接杆、第三连接杆和第四连接杆;第一环,定位在该开口周围;以及第二环,与该第一环间隔开第一间隙,该第二环通过该第一环与该中心面积区域分隔开,该第二环耦合至该第一连接杆、该第二连接杆、该第三连接杆和该第四连接杆。

附图说明

图1A是已知的集成电路封装体的顶视图。

图1B是图1A的集成电路封装体的截面图。

图2A是根据一个实施例的集成电路封装体的顶视图。

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