[发明专利]碳化硅半导体装置

说明书

碳化硅半导体装置，具有衬底(1)、漂移层(2)、电流分散层(3)、基体区域(4)、源区(5)、沟槽(7)、栅绝缘膜(8)、栅电极(9)、源电极(12)、漏电极(14)和底层(10)。上述电流分散层形成在上述漂移层之上，并且，与上述漂移层相比第1导电型杂质浓度较高。上述底层具有第2导电型，配置在比上述基体区域靠下方，将上述沟槽的底部的角部包含在内而覆盖上述沟槽的底部，并被设置为上述电流分散层以上的深度。

相关申请的相互参照

本申请基于2013年10月2日提出的日本申请第2013－207525号，这里援引其记载内容。

技术领域

本申请涉及具有沟槽栅的碳化硅(以下称作SiC)半导体装置。

背景技术

近年来，SiC作为能够得到较高的电场击穿强度的功率器件的材料而受到关注。在SiC半导体装置中，由于电场击穿强度较强，所以能够进行大电流的控制。因此，被期待灵活运用于混合化用的马达的控制。

在SiC半导体装置中，为了进一步流动大电流，将沟道密度提高是有效的。因此，在硅晶体管中，沟槽栅构造的MOSFET得以被采用并被实用化。该沟槽栅构造是当然还能够适用于SiC半导体装置的构造，但在应用于SiC的情况下，存在较大的问题。即，SiC由于击穿电场强度是硅的10倍，所以SiC半导体装置以施加硅器件的近10倍的电压的状态被使用。因此，具有的问题是，在进入到SiC之中的沟槽内形成的栅绝缘膜上也施加硅器件的10倍强度的电场，在沟槽的角部，栅绝缘膜容易击穿。通过仿真进行计算的结果是，在对漏极施加1200V的情况下，在沟槽栅集中了10MV/cm的电场。为了承受实际的使用，需要设置为一半即5MV/cm以下。

作为解决这样的问题的技术，在专利文献1中，提出了在构成沟槽栅构造的沟槽的底部形成有p型层的SiC半导体装置。这样，通过在构成沟槽栅构造的沟槽的底部形成p型层，缓和在沟槽底部中的栅绝缘膜内的电场集中，防止栅绝缘膜被击穿。此外，仅在沟槽的底部形成p型层的情况下，当浪涌侵入时浪涌穿过沟槽栅构造的底部，将栅绝缘膜击穿。因此，在相邻的沟槽之间也形成p型层，抑制当反偏时等电位线进入到沟槽之间，防止栅绝缘膜被击穿。

但是，SiC由于是宽带隙的材料，其内部电位较大，在3V以上。因此，即使将源、漏连接到0V，在p型层的周围整个区域，也自然地扩展出对p型层施加约-3V的程度的耗尽层。因而，由于从p型层延伸的耗尽层，各p型层之间的电流路径狭窄，发生导通电阻上升的问题。

现有技术文献

专利文献

专利文献1：日本特开2001－267570号公报

发明内容

本发明鉴于上述问题点，目的在于提供能够防止栅绝缘膜被击穿并且抑制导通电阻的上升的碳化硅半导体装置。

本发明的一个实施方式的碳化硅半导体装置具备反型MOSFET，该反型MOSFET具有衬底、漂移层、电流分散层、基体区域、源区、多条沟槽、栅绝缘膜、栅电极、源电极、漏电极以及底层。

上述衬底由碳化硅构成，具有第1或第2导电型。上述漂移层形成在上述衬底之上，由与上述衬底相比被设为低杂质浓度的第1导电型的碳化硅构成。上述电流分散层形成在上述漂移层之上，并且，由与上述漂移层相比第1导电型杂质浓度更高的碳化硅构成。上述基体区域形成在上述电流分散层之上，由第2导电型的碳化硅构成。上述源区形成在上述基体区域的上层部，由与上述漂移层相比更高浓度的第1导电型的碳化硅构成。