[发明专利]一种堆叠式芯片封装结构

说明书

技术领域

本申请涉及半导体制造技术领域，具体而言，涉及一种堆叠式芯片封装结构。

背景技术

堆叠式芯片封装(stackeddiepackage)结构是利用三维封装技术将多个芯片垂直堆叠的 半导体封装结构，可用于存储器模组、记忆卡等存储装置中。

目前常见的堆叠式芯片封装结构如图1所示，一般包括一个基板100’，多个芯片300’以 相互堆叠的方式配置在基板100’上，且芯片300’与芯片300’之间由一层间隙层200’间隔，以 为打线形成的导线500’(bondingwires)提供足够的高度，该导线连接至固定在基板100’上的 导电板400’上，由于上述间隙层的存在使得打线过程不至于因为高度不足导致崩塌，该间隙 层200’一般采用环氧树脂或其他聚合物作为其材料，但是间隙层200’的材料与芯片300’的材 料不同，两者的热膨胀系数(CTE)不同，容易导致两者结合处出现裂缝或者引起芯片300’ 热变形；而且，由于芯片300’越来越薄，由于热膨胀系数不同有可能导致芯片300’崩裂。

发明内容

本申请旨在提供一种堆叠式芯片封装结构，以解决现有技术中间隙层容易导致芯片变形 的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种堆叠式芯片封装结构，包括： 基板；基底芯片，设置在基板上；多个层叠芯片，依次堆叠设置在基底芯片，层叠芯片具有 有源表面和背表面；粘结剂层，设置在基底芯片与基板之间以及相邻的层叠芯片之间，各层 叠芯片的背表面包括：一个或多个第一表面，平行于有源表面且与有源表面的距离为H1，粘 结剂层设置在第一表面上；一个或多个第二表面，平行于有源表面且与有源表面的距离为H2， 且H1大于H2。

进一步地，上述基底芯片的有源表面和背表面的间距为H3，H2等于H3。

进一步地，上述层叠芯片的数量大于或等于1。

进一步地，上述第二表面为一个且围绕第一表面设置。

进一步地，上述背表面的宽度为D1，第二表面的内边缘与外边缘的距离为D2，D2与D1 的比例为1/5～1/3。

进一步地，上述第一表面为一个。

进一步地，上述粘结剂层中的粘结剂为环氧树脂或热塑性树脂改性的环氧树脂，热塑性 树脂为聚乙烯醇缩醛、尼龙、聚碳酸酯或聚砜。

进一步地，上述堆叠式芯片封装结构还包括：一个或多个导电板，导电板设置在基板上； 多条导线，各导线通过打线结合的方式电性连接有源表面和导电板，且与有源表面的结点设 置在与第二表面相对的有源表面上。

进一步地，上述堆叠式芯片封装结构还包括封装胶体，封装胶体设置在基板上并包裹基 底芯片、层叠芯片、粘结剂层、导电板和导线。

进一步地，上述堆叠式芯片封装结构还包括焊球，焊球设置在基板的远离基底芯片的表 面上。

应用本申请的技术方案，将层叠芯片的背表面设计为高度不同的第一表面和第二表面即 H1大于H2，从而在封装时可以利用背表面上突出的第一表面与第二表面之间的高度差提供打 线空间，不需要利用现有技术的聚合物材料设置的间隙层，避免了由于不同材料的热膨胀系 数不同导致的芯片热变形或崩裂的问题，且由于省去了聚合物材料的使用，也降低了封装成 本、简化了封装步骤。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实 施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了现有技术中常见的堆叠式芯片封装结构的剖面结构示意图；

图2示出了本申请一种优选实施方式提供的堆叠式芯片封装结构的剖面结构示意图；

图3示出了图2所示的堆叠式芯片封装结构中层叠芯片的一个芯片的剖面结构示意图；

图4示出了本申请另一种优选实施方式提供的堆叠式芯片封装结构的剖面结构示意图；

图5示出了本申请又一种优选实施方式提供的堆叠式芯片封装结构的剖面结构示意图；

图6示出了对完成半导体制程的晶圆背面进行打磨减薄，得到减薄后的晶圆的剖面结构 示意图；

图7示出了采用厚度较大的刀片对图6所示的晶圆背面进行切割，得到的晶圆剖面结构 示意图；

图8示出了采用常规的切割刀对图7所示的晶圆进行切割而形成的多个独立芯片的剖面 结构示意图；