[发明专利]射频LDMOS及其制作方法

说明书

技术领域

本申请涉及一种半导体器件，特别是涉及一种应用于射频领域的LDMOS器件。

背景技术

射频LDMOS(横向扩散场效应晶体管)器件是普遍使用的半导体高压器件，其广泛应用于无线基站、广播站等射频领域的功率放大器。

请参阅图1，这是一种现有的射频LDMOS器件。以n型射频LDMOS器件为例，在p型重掺杂衬底1上具有p型轻掺杂外延层2。在外延层2中具有依次侧面接触的n型重掺杂源区8a、p型沟道掺杂区5和n型漂移区6。在漂移区6中具有n型重掺杂漏区8b。在沟道掺杂区5和漂移区6之上依次具有栅氧化层3和多晶硅栅极4。在栅极4的正上方、以及部分漂移区6的正上方具有一整块且有高差的氧化硅作为栅屏蔽阻挡层10。在部分栅屏蔽阻挡层10的上方具有栅屏蔽层(G-shield，也称栅掩蔽层)11。栅屏蔽层11至少在部分漂移区6的上方，也可延展到部分的栅极4的正上方而形成一整块且有高差的结构。所述栅屏蔽层11是金属或n型重掺杂多晶硅，其RESURF(Reduced SURfsce Field，减小表面电场)效应能够有效地增加器件的击穿电压，同时有效地降低栅极和漏极之间的寄生电容，这样便可以适当增加漂移区3的掺杂浓度从而降低器件的导通电阻。下沉结构(sinker)12从源区8a表面向下穿透源区8a、外延层2，并抵达到衬底1之中。

射频LDMOS器件追求的性能指标包括高击穿电压、低导通电阻(线性区的器件源漏电阻)和低输出电容等。为了降低导通电阻，应尽可能缩小器件的沟道长度和漂移区长度，增大漂移区的掺杂浓度。但过短的沟道长度会带来较大的DIBL(Drain induction barrier lower，漏致势垒降低)效应，并产生较大漏电；过短的漂移区长度会降低击穿电压；较高的漂移区掺杂浓度同样会降低击穿电压，并增加器件的输出电容。因此传统的射频LDMOS器件很难兼顾全部的电学参数以达到器件性能优异。

发明内容

本申请所要解决的技术问题是提供一种射频LDMOS器件，具有低导通电阻、低漏电、高击穿电压、低输出电容的特点。为此，本申请还要提供所述射频LDMOS器件的制造方法。

为解决上述技术问题，本申请的射频LDMOS具有侧面接触的第一掺杂类型的体区与第二掺杂类型的漂移区；在体区中具有第二掺杂类型的源区与第一掺杂类型的源端袋形注入区，源端袋形注入区在源区内侧，且源端袋形注入区在栅极正下方；在漂移区中具有第二掺杂类型的漏区与第一掺杂类型的漏端袋形注入区，漏端袋形注入区在漏区内侧。

本申请的射频LDMOS的制作方法是，在源漏注入之前先采用倾斜角度的袋形离子注入工艺，在第一掺杂类型的体区中形成第一掺杂类型的源端袋形注入区，在第二掺杂类型的漂移区中形成第一掺杂类型的漏端袋形注入区；

然后采用源漏注入工艺，在体区中形成第二掺杂类型的源区，在漂移区中形成第二掺杂类型的漏区；所述源端袋形注入区在源区内侧，且源端袋形注入区在栅极正下方；所述漏端袋形注入区在漏区内侧。

本申请的射频LDMOS可以解决低导通电阻与低漏电、高击穿电压、低输出电容之间的矛盾。这是由于通过倾斜角度的袋形离子注入工艺所形成的源端袋形注入区提高了沟道的势垒高度，减小漏电。同样通过倾斜角度的袋形离子注入工艺所形成的漏端袋形注入区在影响导通电阻不大的情况下，帮助大漏极电压下漂移区的全耗尽，以降低输出电容，增大击穿电压。

附图说明

图1是一种现有的射频LDMOS器件的剖面结构示意图；

图2是本申请的射频LDMOS器件的剖面结构示意图；

图3a至图3j是本申请的射频LDMOS器件的制造方法的各步骤剖面结构示意图。

图中附图标记说明：

1为衬底；2为外延层；3为栅氧化层；4为栅极；5为体区；6为漂移区；7a为源端袋形注入区；7b为漏端袋形注入区；8a为源区；8b为漏区；9a为源区金属硅化物；9b为漏区金属硅化物；9c为栅极金属硅化物；10为栅屏蔽阻挡层；11为栅屏蔽层；12为下沉结构；A为源端窗口；B为漏端窗口。

具体实施方式