[发明专利]FinFET及其制造方法

说明书

公开了一种FinFET及其制造方法。FinFET包括：半导体衬底；位于半导体衬底上的第一掺杂类型的穿通阻止层；位于穿通阻止层上的半导体鳍片；与半导体鳍片相交的栅叠层，栅叠层包括栅极导体和栅极电介质，栅极电介质位于栅极导体和半导体鳍片之间；在半导体鳍片与栅叠层相邻的部分中形成的第二掺杂类型的源区和漏区，第二掺杂类型与第一掺杂类型相反，源区和漏区分别包括顶部和侧面；分别与源区和漏区相接触的源接触和漏接触，其中，源接触与源区的顶部表面接触以及源区的侧面的至少一部分隔开，漏接触与漏区的顶部表面接触以及漏区的侧面的至少一部分隔开。FinFET避免源/漏区和穿通阻止层之间的短接，提高FinFET的可靠性。

技术领域

本发明属于半导体器件领域，更具体地涉及FinFET及其制造方法。

背景技术

随着半导体器件的尺寸越来越小，短沟道效应愈加明显。为了抑制短沟道效应，提出了在SOI晶片或块状半导体衬底上形成的FinFET。 FinFET包括在半导体材料的鳍片(Fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的至少两个侧面包围沟道区 (即双栅结构或三栅结构)，从而在沟道各侧上形成反型层。由于整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。

在批量生产中，与使用SOI晶片相比，使用块状的半导体衬底制造的FinFET成本效率更高，从而广泛采用。然而，在使用半导体衬底的 FinFET中难以控制半导体鳍片的高度，并且在源区和漏区之间可能形成经由半导体衬底的导电路径，从而产生漏电流的问题。

图1示出常规的FinFET100的分解透视图。FinFET100包括在半导体衬底101中形成的穿通阻止层(punch-through-stopper layer)102，以及位于穿通阻止层102上的至少一个半导体鳍片103。半导体鳍片103 与栅极电介质110和栅极导体111组成的栅叠层相交。在半导体鳍片103 的一部分长度上，栅极导体111覆盖半导体鳍片103的顶部表面和两个侧面的至少一部分。栅极电介质110将栅极导体111和半导体鳍片103 隔开。

在半导体鳍片103的两端掺杂形成源/漏区104。源/漏接触106分别与源/漏区104接触。源/漏接触106例如与栅极导体111平行延伸。与栅极导体111类似，源/漏接触106覆盖源/漏区104的顶部表面和两个侧面的至少一部分。源/漏接触106与穿通阻止层102之间由第一绝缘层105 隔开。源/漏接触106例如可以是填充第二绝缘层120的开口的导电材料。栅极导体111例如沿着与半导体鳍片103的长度方向大致垂直的方向延伸。在栅极导体111的侧面可以形成栅极侧墙112，用于将栅极导体111 与FinFET200的其他部分电隔离。

源/漏区104与下方的穿通阻止层102掺杂类型相反，在穿通阻止层 102和源/漏区104之间形成PN结，以阻断源区和漏区之间的漏电流路径。然而，如果PN结的位置位于栅极导体111的底部表面(即栅极导体111与第一绝缘层105接触的表面)的上方(此时称为浅PN结)，则源/漏接触106可能使得源/漏区104与穿通阻止层102之间短接，仍然可能形成漏电流路径。因此，在常规的FinFET100中，应当形成深PN 结，即PN结的位置位于栅极导体111的底部表面(即栅极导体111与第一绝缘层105接触的表面)的下方(此时称为深PN结)。

然而，深PN结产生新的问题。如果穿通阻止层102的掺杂浓度过低，由于FinFET的栅长较短，可能出现源区和漏区之间的击穿。反之，如果穿通阻止层102的掺杂浓度过高，则可能出现带间隧穿 (band-to-band tunneling)，导致PN结自身的漏电流较大。

因此，期望在抑制FinFET的漏电流的同时可以改善工艺裕度和提高可靠性。

发明内容

本发明的目的是提供一种改善电性能的FinFET及其制造方法。