[发明专利]一种半导体电路

说明书

本申请是分案申请，母案的申请号：201110132612.2，申请日：2011年5月17日，名称：内嵌肖特基二极管的双载子接面晶体管半导体结构。

技术领域

本发明是有关于一种半导体结构及半导体电路。

背景技术

现今的智能型功率应用广泛采用BICMOS-DMOS(BCD)工艺。由于横向扩散MOS晶体管(Lateral Diffusion MOS，LDMOS)具有低导通电阻的特性，智能型功率集成电路通常使用LDMOS进行切换。由于低导通电阻的特性，故LDMOS装置在进行静电放电时的静电放电电流主要会发生在表面中或是漏极边缘。如此一来，LDMOS装置的表面接面区会因大电流及高电场而受到破坏。通常LDMOS装置的静电放电防护效能是视其总宽度及表面或是横向规则而定。然而，基于低导通电阻的电性需求，不能增加表面或横向规则来提高静电放电防护效能。是故，如何设计出具较佳效能的静电放电防护结构是当前主要课题之一。

发明内容

本发明是有关于一种半导体结构及半导体电路，用以在BICMOS-DMOS(BCD)工艺中将肖特基二极管内嵌于静电放电(ESD)双载子接面晶体管(BJT)装置，以保护横向扩散MOS晶体管(LDMOS)。

根据本发明的第一方面，提出一种半导体结构，包括一第一阱、一第二阱、一第三阱、一第一掺杂区、一第二掺杂区、一第三掺杂区、一第四掺杂区、一第五掺杂区、一第一基区、一第二基区、一第一肖特基势垒以及一第二肖特基势垒。第二阱跟第一阱隔开。第三阱形成于第一阱与第二阱之间。第一掺杂区形成于第三阱的一表面中。第二掺杂区形成于第三阱的表面中。第三掺杂区形成于第一掺杂区与第二掺杂区之间并跟第一掺杂区与第二掺杂区隔开，第三掺杂区电性连接至第一掺杂区与第二掺杂区。第四掺杂区形成于第一阱的一表面中。第五掺杂区形成于第二阱的一表面中并电性连接至第四掺杂区。第一基区形成于第一阱的表面中并跟第四掺杂区隔开。第二基区形成于第二阱的表面中并跟第五掺杂区隔开。第一肖特基势垒形成并覆盖于第一基区的一部分与第一掺杂区的一部分。第二肖特基势垒形成并覆盖于第二基区的一部分与第二掺杂区的一部分。其中，第一阱、第二阱、第三掺杂区、第四掺杂区及第五掺杂区具有一第一导电型，第三阱、第一掺杂区、第二掺杂区、第一基区及第二基区具有一第二导电型，第二导电型相反于第一导电型。

根据本发明的第二方面，提出一种半导体电路，包括一控制电路、一输出级电路以及一保护电路。输出级电路具有一输出端点并电性连接至控制电路。输出级电路包括一第一横向扩散MOS晶体管(LDMOS)及一第二LDMOS。第一LDMOS的一第一端接收一工作电压，第一LDMOS的一第二端耦接至输出端点，第一LDMOS的一控制端受控于控制电路。第二LDMOS的一第一端耦接至输出端点，第二LDMOS的一第二端接收一地电压，第二LDMOS的一控制端受控于控制电路。保护电路包括一第一双载子接面晶体管(BJT)、一第二BJT、一第一肖特基二极管及一第二肖特基二极管。第一BJT的一基极与一射极耦接至输出端点，第一BJT的一集极接收工作电压。第二BJT的一集极耦接至输出端点，第二BJT的一基极与一射极接收地电压。第一肖特基二极管的一阳极耦接至第一BJT的射极，第一肖特基二极管的一阴极耦接至第一BJT的集极。第二肖特基二极管的一阳极耦接至第二BJT的射极，第二肖特基二极管的一阴极耦接至第二BJT的集极。

根据本发明的第三方面，提出一种半导体电路，包括一控制电路、一输出级电路以及一保护电路。输出级电路具有一输出端点并电性连接至控制电路。输出级电路包括一第一双重扩散MOS晶体管(DMOS)及一第二DMOS。第一DMOS的一第一端接收一工作电压，第一DMOS的一第二端耦接至输出端点，第一DMOS的一控制端受控于控制电路。第二DMOS的一第一端耦接至输出端点，第二DMOS的一第二端接收一地电压，第二DMOS的一控制端受控于控制电路。保护电路包括一第一双载子接面晶体管(BJT)、一第二BJT、一第一肖特基二极管及一第二肖特基二极管。第一BJT的一基极与一射极耦接至输出端点，第一BJT的一集极接收工作电压。第二BJT的一集极耦接至输出端点，第二BJT的一基极与一射极接收地电压。第一肖特基二极管的一阳极耦接至第一BJT的射极，第一肖特基二极管的一阴极耦接至第一BJT的集极。第二肖特基二极管的一阳极耦接至第二BJT的射极，第二肖特基二极管的一阴极耦接至第二BJT的集极。

为了对本发明的上述及其它方面有更佳的了解，下文特举一实施例，并配合所附图式，作详细说明如下：

附图说明