[发明专利]一种新的芯片测试结构

说明书

技术领域

本发明涉及一种测试结构，尤其涉及一种新的芯片测试结构。

背景技术

在半导体芯片制造工艺中，存在各种各样的工艺问题，会造成各种芯片失效；为了及时发现这些失效，以便生产线能够第一时间做出改进，各种各样的晶圆接受度测试结构被设计和测试；比如测试邻近金属线间绝缘性的金属线梳状结构；半导体芯片的层间介质隔离制造工艺中，可能由于沉积条件不佳造成层间介质隔离氮化硅层出现拐角处的孔洞，也有可能由于填充能力不佳造成层间介质隔离氧化硅在中间出现孔洞，从而造成后续二极管工艺完成后相邻的二极管短路在一起；还有就是二极管和衬垫之间的漏电失效，或者是常见的金属线之间的漏电失效；但是目前并没有一个测试结构能同时测试这些项目。

中国专利(CN103413771A)公开一种晶圆可接受测试机台的派工方法，包括如下步骤：步骤1.设定派工规则；步骤2.对在在线监控测试区域的产品归类排序、检查计算，由派工系统派工，得到初级产品；步骤3.由传送系统将初级产品传送至最终出货测试区域，二次归类排序、二次检查计算，由派工系统二次派工。本发明设定派工规则，分别定义各类别产品在Inline WAT区域和Final WAT区域的排序，并按照派工规则对WAT机台派工，通过检查计算，每次安排一批产品进行测试，及时高效地完成WAT区域的测试过程；实现了WAT机台无人操作的自动化派工生产，最大限度的发挥了WAT区域的WAT机台的产能。

中国专利(CN102339816A)公开了一种晶圆测试键结构及晶圆测试方法。根据本发明的晶圆测试键结构包括多个测试键，所述多个测试键排成一行，并且所述多个测试键在排列方向上具有不均匀的宽度。所述多个测试键被分为第一组和第二组，所述第一组的测试键与所述第二组的测试键间隔布置，并且所述第一组的测试键在排列方向上的宽度相同，并且所述第二组的测试键在排列方向上的宽度相同。通过采用所述结构，使得根据本发明的晶圆测试键结构可通用于晶圆可接受性测试以及晶圆射频测试。

发明内容

有鉴于此，本发明提出一种新的芯片测试结构，以解决上述层间介质隔离氮化硅层出现拐角处的孔洞，层间介质隔离氧化硅在中间出现孔洞，二极管短路在一起，二极管和衬垫之间的漏电失效，或者是常见的金属线之间的漏电失效的问题。

为达到上述目的，本发明的技术方案是这样实现的：

一种芯片测试结构，其中，包括梳状金属线、条状金属线、若干条互相之间平行排列的有源区、若干条互相之间平行排列的多晶硅和若干接触孔；

若干所述多晶硅位于若干所述有源区的上层，且若干所述有源区与若干所述多晶硅在水平面内的投影互相垂直；

所述梳状金属线位于所述多晶硅的上部，若干所述有源区通过若干所述接触孔连接于所述梳状金属线；

所述条状金属线位于若干所述多晶硅的上部，若干所述多晶硅通过若干所述接触孔连接于所述条状金属线。

上述新的芯片测试结构，其中，所述梳状金属线包括第一梳状金属线和第二梳状金属线。

上述新的芯片测试结构，其中，若干所述有源区包括若干第一有源区和若干第二有源区。

上述新的芯片测试结构，其中，所述若干第一有源区通过若干所述接触孔与所述第一梳状金属线连接。

上述新的芯片测试结构，其中，所述若干第二有源区通过若干所述接触孔与所述第二梳状金属线连接。

一种晶圆可接受性测试的方法，其中，采用如权利要求2-5中任意一项所述的测试结构，所述方法包括：

在所述第一梳状金属线上施加高电压，同时在所述第二梳状金属线上施加中电压，并保持全部的所述多晶硅接地；

若测得所述梳状金属线上电流超出规格，并且多晶硅的电流也超出规格，则表明是所述接触孔和所述多晶硅之间存在泄漏；

若测得所述梳状金属线上电流超出规格，但多晶硅的电流未超出规格，则表明是金属线间失效或者是层间介电质孔洞失效。

本发明由于采用了上述技术，产生的积极效果是：

通过本发明的使用，可以在帮助生产线在第一时间发现层间介电质孔洞、接触孔和多晶硅之间的孔洞等工艺缺陷，及时做出调整；并且由于本发明可同时监控多个工艺问题，大大减小了测试结构面积，降低了包含测试在内的生产成本。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明的一种新的芯片测试结构的结构示意图；