[发明专利]半导体装置及其制造方法

说明书

关联申请的相互参照

本公开基于2012年12月4日申请的日本申请第2012－265310号、2012年12月4日申请的日本申请第2012－265311号、2013年10月15日申请的日本申请第2013－214758号、以及2013年10月15日申请的日本申请第2013－214759号，这里援用其记载内容。

技术领域

本公开涉及具有超结(super junction)(以下称作SJ)构造的半导体装置及其制造方法。

背景技术

在将纵型构造的Double-Diffused MOSFET(DMOS，双扩散MOSFET)形成于单元(cell)区域的半导体装置中，有将单元区域的外周包围的外周区域的耐压层仅由低杂质浓度的n^-型外延层形成的半导体装置。该半导体装置中，在DMOS的恢复(recovery)动作时，注入电荷(注入载流子)从n^-型外延层朝向p型体层(body layer)中的与源极电极之间的接触部被直线排出。

此外，在将纵型构造的DMOS形成于单元区域的其他半导体装置中，将位于单元区域的外周的外周区域的耐压构造用比较高浓度的p型表面电场缓和(resurf)层构成，利用p型表面电场缓和层来确保耐压(breakdown voltage，击穿电压)。因此，在将形成于单元区域的DMOS设为沟槽栅型的情况下，做成将最外周侧的沟槽栅的端部用p型表面电场缓和层覆盖的构造。

另一方面，在将SJ构造的MOSFET形成于单元区域的半导体装置中，与形成有MOSFET的单元区域同样，外周区域的耐压层也由p型柱(column)和n型柱交替重复的PN柱形成(例如参照专利文献1及专利文献2)。因此，在SJ构造的MOSFET的恢复动作时，注入电荷经过PN柱朝向p型体层中的与源极电极之间的接触部排出。此外，在具备SJ构造的外周区域，能够利用SJ构造保持耐压。因而，在外周区域具备的p型表面电场缓和层也不需要为高浓度，成为沟槽栅也不被浓的p型表面电场缓和层覆盖的构造。

现有技术文献

专利文献

专利文献1：特开2006－278826号公报(与US2006/0220156A1对应)

专利文献2：特开2004－134597号公报(与US6，825，537B2对应)

发明内容

发明要解决的课题

如上述那样，在DMOS中，在恢复动作时，注入电荷从n^-型外延层朝向p型体层中的与源极电极之间的接触部直线排出。因此，注入电荷不比较集中地排出。

但是，在SJ构造的MOSFET中，在恢复动作时，注入电荷虽然经过PN柱朝向p型体层中的与源极电极之间的接触部排出，但容易在p型半导体中漂移。因此，如图33的箭头所记载那样，注入电荷不跨n型柱J1而从p型柱J2向衬底表面侧脱离，经由外周区域的p型表面电场缓和层J3从p型体层J4中的与源极电极J5之间的接触部排出。因而，SJ构造的MOSFET与DMOS相比注入电荷容易集中，存在p型体层J4与源极电极J5之间的边界位置或栅极布线J6下方的栅极绝缘膜J7等被破坏的问题。特别是，在源极电极J5中与p型体层J4之间的接触部位中的最外周侧的端部，发热变大，容易被破坏。

另外，这里，举出SJ构造的MOSFET为例进行了说明，但对于纵型的SJ构造的二极管也存在同样的问题。

用于解决问题的手段

本公开的目的在于，提供一种半导体装置，其具有SJ构造，使注入电荷的集中缓和，能够抑制元件的破坏。此外，目的还在于提供这样的半导体装置的制造方法。

本开示的第1方式的半导体装置，具备第1导电型的半导体衬底、超结构造、半导体层、第2导电型的高杂质层、表面电极、背面电极、以及第2导电型的深层。

所述半导体衬底具有表面及背面。所述超结构造在所述半导体衬底的表面侧具有第1导电型柱及第2导电型柱与所述半导体衬底的表面平行地重复的重复构造。将所述半导体衬底的外周侧设为外周区域，将所述外周区域的内侧设为形成纵型半导体元件的单元区域，所述半导体层在所述单元区域以及所述外周区域形成在所述超结构造之上。

所述高杂质层，在所述单元区域形成于所述超结构造之上的所述半导体层，相比于所述半导体层被设为高杂质浓度。所述表面电极，从所述单元区域进入所述外周区域而形成，与所述高杂质层相接而形成。所述背面电极与所述半导体衬底的背面侧电连接。