[发明专利]具有提升辐射抗扰度的集成电路

说明书

技术领域

实施例通常涉及集成电路，且确切地说，涉及具有提升辐射抗扰度的集成电路及形成集成电路的方法。

背景技术

集成电路为电子装置的重要元件。然而，集成电路的操作可受辐射冲击影响。随着集成电路的电路元件的尺寸的减小，存储于集成电路中的数据更有可能被辐射冲击损坏，所述辐射冲击常常被称作单粒子翻转(SEU)撞击。此些辐射冲击可改变或“翻转”存储于存储器元件中的数据。损坏的数据可能影响集成电路的性能。在一些情况下，损坏的数据可使得集成电路不可用，直到在存储器中恢复正确数据为止。虽然存在既检测又校正数据误差而不必重新加载整个存储器的技术，但此些技术具有显著限制。

辐射冲击产生少数载流子，其可翻转集成电路的某些区中的电荷浓度。吸收在SEU撞击期间产生的少数载流子的常规技术依赖于具有高重组率的“埋层”。然而，展示了此层导致相反结果的实验。也就是说，SEU速率因高掺杂P+埋层排斥少数载流子或电荷(例如p衬底中的电子)而增加。因此，解决SEU撞击的影响的常规方法未能防止不合需要的数据损失。

发明内容

描述具有提升辐射抗扰度的集成电路。集成电路包括衬底；形成于衬底上且具有存储器单元的N型晶体管的P阱；及形成于衬底上且具有存储器单元的P型晶体管的N阱；其中N阱具有用于容纳P型晶体管的最小尺寸。

根据替代实施例，具有提升辐射抗扰度的集成电路包括衬底；形成于衬底上且具有存储器单元的具有冗余节点的N型晶体管的P阱；及形成于衬底上且具有存储器单元的P型晶体管的N阱；其中与第一对冗余节点相关联的N型晶体管由与第二对冗余节点相关联的N型晶体管分离。

形成具有提升辐射抗扰度的集成电路的方法包括提供衬底；在衬底上形成P阱，P阱具有存储器单元的N型晶体管；及在衬底上形成N阱，N阱具有存储器单元的P型晶体管；其中与第一对冗余节点相关联的N型晶体管由与第二对冗余节点相关联的N型晶体管分离。

附图说明

图1为集成电路的截面图；

图2为6晶体管存储器单元的电路图；

图3为8晶体管存储器单元的电路图；

图4为具有减小大小的N阱的图2的电路的俯视图；

图5为具有减小大小的N阱及P抽头的图2的电路的俯视图；

图6为图5的集成电路的截面图；

图7为12T存储器元件的电路图；

图8为具有减小大小的N阱的图7的电路的俯视图；

图9为具有提供提升辐射抗扰度的晶体管的预定布置的图7的电路的俯视图；

图10为根据图9的布置且进一步具有减小大小的N阱的图7的电路的俯视图；

图11为根据图10的布置且具有N阱的另一减小大小的图7的电路的俯视图；

图12为根据图11的布置且进一步具有N阱中的P型晶体管的预定布置的图7的电路的俯视图；

图13为展示存储器阵列中的p抽头的集成电路的俯视图；

图14为展示根据替代布置的存储器阵列中的p抽头的集成电路的俯视图；

图15A到15D为展示图6的存储器阵列的存储器单元的形成的一系列截面图；

图16为用于编程具有可编程资源的装置的系统的框图；

图17为可实施图2到15的电路的具有可编程资源的装置的框图；

图18为图17的装置的可配置逻辑元件的框图；

图19为展示实施集成电路的方法的流程图，及

图20为展示形成集成电路的方法的流程图。

具体实施方式

首先转而参看图1，展示集成电路的截面图。图1的集成电路包括p型晶片102及p外延(p-epi)层104。p阱106及n阱108形成于p外延层104中。晶体管元件形成于p阱106及n阱108中。确切地说，p阱106中的第一晶体管包括源极区110、漏极区112及栅极114，如图所示。n阱108中的第二晶体管包括源极区116、漏极区118及栅极120。图1的晶体管是作为实例展示，且可以用于例如存储器单元中。然而，如将在下文更详细地描述，对集成电路作出各种提升以防止不合需要的少数电荷改变存储器元件的存储状态。