[发明专利]具有富锗有源层与掺杂的过渡层的半导体器件

说明书

技术领域

本发明的实施例涉及半导体器件领域，并且具体而言，涉及具有锗(Ge)有源层的半导体器件。

背景技术

过去几十年中，集成电路中的特征的缩放已经实现了半导体芯片上的功能单元密度的增大。例如，缩小晶体管尺寸允许在芯片上包含更大数量的存储器器件，从而制备出具有增大的容量的产品。

在集成电路器件的场效应晶体管(FET)的制造中，除了硅以外的半导体晶体材料会是有利的。一个这种材料的示例是Ge，其相对于硅提供了许多可能的有利特征，例如但不限于高电荷载流子(空穴)迁移率、带隙偏移、不同晶格常数以及与硅构成合金以形成SiGe的半导体二元合金的能力。

在现代晶体管设计中使用Ge的一个问题是现今针对这些年大幅缩放的硅FET所获得的极精细特征(例如，22nm及以下)现在难以在Ge中获得，常常使得可能的基于材料的性能在以未大幅缩放的形式被实施时被冲抵。缩放的困难与Ge的材料性质有关，并且更具体地是蚀刻SiGe中的困难，SiGe常常被用作Ge有源层(例如，晶体管沟道层)与下层硅衬底材料之间的中间层，并且相对于Ge具有足够的选择性，以便在不侵蚀精细印刷的Ge有源层特征的情况下去除SiGe。

因此实现高SiGe:Ge选择性蚀刻的材料堆叠体架构和蚀刻技术是有利的。

附图说明

图1A示出了根据本发明的实施例的包括设置在δ掺杂的p型过渡层之上的锗器件层的半导体层堆叠体的截面图；

图1B示出了根据本发明的实施例的包括δ掺杂的p型过渡层的半导体层堆叠体的掺杂剂浓度沿深度分布的曲线图；

图2A和2B示出了根据本发明的实施例的图2A中所描绘的半导体层堆叠体的局部生长的截面图；

图3A和3B示出了根据本发明的另一个实施例的采用图1A的半导体堆叠体的平面半导体器件的制备中的截面图；

图4A-4C示出了根据本发明的实施例的表示制备采用图1A的半导体堆叠体的非平面半导体器件的方法中的各种操作的角视图；

图5A示出了根据本发明的实施例的采用图1A的半导体堆叠体的纳米线或纳米带半导体器件的等距截面图；

图5B示出了根据本发明的实施例的图5A的基于纳米线的半导体结构的截面沟道视图；

图5C示出了根据本发明的实施例的图5A的基于纳米线的半导体结构的截面图；

图6A-6D示出了根据本发明的实施例的表示制备纳米线半导体器件的方法中的各种操作的等距截面图，所述纳米线半导体器件在工艺中的至少一点处具有设置在p掺杂的过渡层之上的锗器件层；以及

图7示出了根据本发明的一种实施方式的计算设备。

具体实施方式

描述了具有设置在掺杂半导体过渡层之上的富Ge有源层的半导体器件。在以下描述中，阐述了许多细节，然而，对于本领域技术人员而言显而易见的是，在没有这些具体细节的情况下也可以实践本发明。在一些实例中，公知的方法和设备以框图的形式而不是以细节的形式示出，以避免使本发明难以理解。在整个说明书中，对“实施例”的引用表示结合实施例所描述的特定特征、结构、功能或特性包括在本发明的至少一个实施例中。因此，在整个说明书中的各处出现的短语“在实施例中”不一定指代本发明的同一个实施例。此外，特定特征、结构、功能或特性可以采用任何适合的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要未指定这两个实施例是互斥的。

术语“耦合”和“连接”及其衍生词在本文中可以用于描述部件之间的结构关系。应该理解，这些术语并不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多元件彼此直接物理接触或电接触。“耦合”可以用于指示两个或更多元件彼此直接或间接地(其间具有其它中间元件)物理接触或电接触，和/或指示两个或更多元件彼此配合或相互作用(例如，如在因果关系中)。

如本文中使用的术语“在…之上”、“在…之下”、“在....之间”和“在…上”指代一个材料层或部件相对于其它层或部件的相对位置。例如，设置在一个层之上(上方)或之下(下方)的另一个层可以与该层直接接触，或可以具有一个或多个中间层。此外，设置在两个层之间的一个层可以与这两个层直接接触，或可以具有一个或多个中间层。相比之下，第二层“上”的第一层与该第二层直接接触。相似地，除非另外明确规定，否则设置在两个相邻特征之间的一个特征可以与相邻特征直接接触，或可以具有一个或多个中间特征。