[发明专利]具有富锗有源层与掺杂的过渡层的半导体器件

权利要求书

1.一种半导体器件堆叠体，包括：

设置在硅(Si)衬底上方的富锗(Ge)器件层；

SiGe过渡层，其设置在所述衬底上方、并且设置在所述器件层下方；

p型δ掺杂的SiGe层，其设置在所述衬底上方、并且设置在所述过渡层下方；

n型SiGe层，其设置在所述衬底上方、并且设置在所述p型δ掺杂的SiGe层下方；以及

一个或多个SiGe缓冲层，其设置在所述衬底上方、并且设置在所述n型SiGe层下方。

2.根据权利要求1所述的半导体器件堆叠体，其中，所述器件层是由中间牺牲半导体层分隔开的多个器件层的其中之一，并且第一器件层直接设置在第一牺牲层上，所述第一牺牲层直接设置在所述过渡层上，所述过渡层直接设置在所述p型δ掺杂的SiGe层上，并且所述p型δ掺杂的SiGe层与所述n型SiGe层由SiGe间隔体层分隔开。

3.根据权利要求2所述的半导体器件堆叠体，其中，所述牺牲层具有比所述器件层低的Ge浓度；并且

其中，所述过渡层、所述p型δ掺杂的SiGe层、所述SiGe间隔体层和所述n型SiGe层都具有相同的硅和锗含量。

4.根据权利要求3所述的半导体器件堆叠体，其中，所述过渡层的厚度在25到100nm之间，所述p型δ掺杂的SiGe层的厚度在5到15nm之间，所述SiGe间隔体层的厚度在2到5nm之间，并且所述n型SiGe层的厚度在5到20nm之间。

5.根据权利要求4所述的半导体器件堆叠体，其中，所述过渡层是本征的，其中，所述p型δ掺杂的SiGe层具有至少1e18cm^-3的硼掺杂剂浓度，并且其中，所述n型SiGe层具有至少1e18cm^-3的磷掺杂剂浓度。

6.根据权利要求4所述的半导体器件堆叠体，其中，所述器件层实质上由锗组成，是未掺杂的，并且每个层具有处于5到15nm之间的厚度，并且其中，所述牺牲半导体层由SiGe组成，并且每个层具有处于5到30nm之间的厚度。

7.根据权利要求1所述的半导体器件堆叠体，其中，至少所述器件层和所述过渡层嵌入在相邻隔离区内，所述相邻隔离区同样设置在所述衬底上。

8.一种半导体器件，包括：

栅极堆叠体，其包括设置在根据权利要求1所述的半导体器件堆叠体之上的栅极电介质和栅极电极，其中，所述栅极电介质与器件层直接接触；以及

设置在所述栅极堆叠体的相对侧上的源极区和漏极区。

9.根据权利要求8所述的半导体器件，其中，所述器件层包括非平面主体，所述非平面主体具有从设置在所述衬底上方并且与器件堆叠体相邻的电介质隔离区延伸的两个相对侧壁，并且其中，所述栅极堆叠体设置在所述侧壁上。

10.一种半导体器件，包括：

在硅(Si)衬底之上垂直对齐的多个富锗(Ge)纳米线；

设置在所述多个纳米线与所述衬底之间的SiGe过渡层；

设置在所述SiGe过渡层下方的p型δ掺杂的SiGe层；

设置在所述p型δ掺杂的SiGe层与所述衬底之间的n型掺杂的SiGe层；

栅极堆叠体，其设置在所述多个纳米线之上并且完全包围所述多个纳米线中的每一个的长度；

间隔体，其被设置成与所述栅极堆叠体相邻；以及

源极区/漏极区，其被设置成与所述栅极堆叠体的相对侧上的所述间隔体相邻、与所述多个纳米线接触。

11.根据权利要求10所述的半导体器件，其中，所述多个纳米线被中间牺牲半导体层沿着被所述间隔体覆盖的所述纳米线的长度垂直分隔开，并且第一纳米线直接设置在第一牺牲半导体层上，所述第一牺牲半导体层直接设置在所述过渡层上，所述过渡层直接设置在所述p型δ掺杂的SiGe层上，并且所述p型δ掺杂的SiGe层与所述n型SiGe层由SiGe间隔体层分隔开。

12.根据权利要求11所述的半导体器件，其中，所述富锗(Ge)纳米线实质上由Ge组成，其中，所述牺牲半导体层包含硅。