[发明专利]螺旋差分电感器

说明书

本发明提供一种螺旋差分电感器，至少包括：第一端口及与所述第一端口相向设置的第二端口；底层线圈及形成于所述底层线圈上方的顶层线圈；所述底层线圈及所述顶层线圈均为螺旋线圈；所述顶层线圈的外端与所述第一端口连接，所述底层线圈的外端与所述第二端口连接，所述顶层线圈及所述底层线圈的内端相互连接实现串联；所述顶层线圈的面积大于所述底层线圈的面积。本发明的差分电感器第一端口和第二端口的Q性能及电感性能非常匹配，可以节省30%以上的有效面积，并且在1.8~5 GHz频段的Q性能相对于传统电感器结构有很大提升。

技术领域

本发明属于半导体器件领域，涉及一种螺旋差分电感器。

背景技术

目前，在集成电路中包含了大量的无源器件，片上电感就是其中十分重要的一种，片上电感是射频CMOS/BiCMOS集成电路的重要元件之一。在通常的无线产品中，电感元件对总的射频性能有很重要的影响。因此对这些电感元件的设计和分析也得到了广泛的研究。电感作为射频电路的核心部件，它通常可以影响到整个电路的整体性能。目前，高品质因数的片上电感广泛应用在压控振荡器，低噪声放大器等射频电路模块中。电感品质因数Q值是衡量电感器件的主要参数，其是指电感器在某一频率的交流电压下工作时，所呈现的感抗与其等效损耗电阻之比。电感器的Q值越高，其损耗越小，效率越高。

随着CMOS技术的工艺节点越来越小，考虑到生产线前道工序（FEOL）中来自于多晶硅/有源区密度的热分布以及生产线后道工序（BEOL）中金属密度可能影响工艺均匀性和稳定性，扩散区、多晶硅和金属需要满足一定的密度要求，即必须达到最低密度。集成电路的实质就是把电路所需的晶体管、二极管、电阻、电容和电感等电子元器件整合到半导体晶片上，形成完整的逻辑电路，以达到控制、计算、或记忆等功能。通常来说，集成电路包括多层电子元器件层，各层之间通过金属导线进行连接。一般来说，在完成一层金属布线，进行后续工序前，要对晶片上的薄膜或层的外形进行平面化处理，以保证集成电路所必须的平整度。平面化处理通常采用化学机械抛光的方式。然而，化学机械抛光过程产生的平面外形通常依赖于底层的图案密度，为了防止由于底层图案密度不均匀而造成化学机械抛光后表面不平整如出现凹槽的问题，目前通常的做法是在各层图案稀疏的区域填入虚拟填充物，例如：虚拟有源区、虚拟栅极以及虚拟金属层等。此外，在刻蚀的工艺步骤中，金属密度高的区域和金属密度低的区域的刻蚀速率不一样，容易出现刻蚀不足或刻蚀过度的问题。

传统的射频集成电路工艺一般采用顶层金属加厚，顶层下面几层金属一般都采用薄金属的做法来降低顶层金属的电阻率。这样利用加厚的顶层金属来制作片上电感，就可以提高片上电感的品质因数Q值。因此传统的差分电感，一般都制作在顶层金属上。同时，将电感器布置得与衬底相距尽量远，可以减小由于电感与衬底相互作用而形成的至衬底之间的电容。

将电感器布置在于衬底相距较远的集成电路的顶层虽然对提高电感Q值有利，然而却会造成电感器底层的图案密度过小，不利于表面平整度，并容易出现上述刻蚀不足或刻蚀过度的问题。为了达到最低金属密度要求，通常需要在电感器区域下方填充虚拟金属。然而，由于虚拟金属中可以产生涡流，虚拟金属的存在会降低电感器的Q值，能带来超过15%的Q值减小。

为了达到更好的电路性能，设计师可以采取进一步加厚的顶层金属来提升Q值，但是这种做法会增加生产成本。通常，设计师通过增加线圈的线宽来获得足够的Q性能，如每条线圈的宽度可达15微米，但是这种做法需要将芯片面积设计得更大。图1显示为一种传统的三端差分电感器，图2显示为一种传统两端差分电感器，这些差分电感器结构的品质因数Q值仍然达不到理想值，并且占用面积较大，不利于缩小芯片尺寸。而对于传统的双层螺旋差分电感，其上下层线圈面积相同，由于下层线圈的屏蔽作用，使得上层线圈的对地电容相对于底层线圈的对地电容减小，使端口一与端口二的特性存在差异，匹配不良好，影响其应用。

因此，提供一种占用面积更小、具有更高Q值且端口一和端口二性能更加匹配的差分电感器以提高其应用性能实属必要。

发明内容