[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法。

背景技术

近年来，随着对紧凑且高性能的电子设备的日益增长的需求，半导体芯片和电路板的尺寸变得越来越小，而端子的数目和层的数目却在增加。在电路板上的电子元件的封装密度也在增加。端子数目的增加和端子之间的间距的减小导致对电路板或封装件中所用的再布线互连体（rewiring interconnect）的小型化的另一需求。为此，用于再布线互连体的微制造技术正引起关注。

包括封装基板、晶圆级封装（WLP）和硅中介层的电路板的许多类型是已知的。在多个芯片经由硅中介层连接至封装基板的结构中，在硅中介层中的再布线互连体（即芯片到芯片互连体）的线宽变得较小。对于制造技术，大马士革工艺（damascene process）正取代常规的半加成工艺。

通常，用于在封装基板中所用的组合（子复合）衬底的再布线互连体或在晶圆级封装中的再布线互连体是通过半加成工艺制造的。然而，半加成工艺难以控制蚀刻线宽以及铜（Cu）籽层与钛（Ti）粘合层（或阻挡金属层）的粘合强度。因此，当制造线宽和间隔宽度等于或小于5μm的精细互连图案时，优选大马士革工艺。

图1A示出大马士革工艺，其中在绝缘膜101中形成沟槽并且通过溅射在沟槽中形成钛膜和铜膜的层堆叠体（Cu/Ti堆叠体）。Ti用作阻挡金属103，Cu用作镀覆籽金属（plating seed metal）。用电解产生的铜镀层104填充沟槽。通过化学机械抛光（CMP）移除多余的铜。然后，通过CMP或湿法蚀刻移除在衬底101的表面上剩余的阻挡金属103以提供大马士革互连体。（参见，例如下面列出的专利文献1和2）。

通常，使用钴（Co）、镍（Ni）等将金属盖件106设置为在大马士革互连体的表面上方的盖阻挡层，这是因为露出了互连体在CMP后的表面而没有阻挡物。然后，在衬底101上方形成绝缘膜102。

现有技术文献：

专利文献1：日本公开特许公报第2000-260769号

专利文献2：日本公开特许公报第2007-73974号

专利文献3：日本公开特许公报第2012-9804号

发明内容

要解决的技术问题

如果通过化学镀来形成金属盖件106，那么金属盖件106的材料不沉积在由钛等形成的阻挡金属103上方。为此，Cu层104、阻挡金属103和金属盖件106之间的边界“A”是薄弱的。由于铜从边界的扩散，因此产品的可靠性和耐久性劣化。

问题的解决方案

鉴于上述问题，本发明提供一种可以防止来自嵌入式互连体的铜扩散的半导体器件及其制造方法。

在本发明的一个方面，半导体器件包括：

设置在绝缘膜的沟槽中的铜互连体；

沿绝缘膜与铜互连体之间的边界设置在绝缘膜上的金属膜；

设置在沟槽的内壁与铜互连体之间并在金属膜上方延伸的阻挡金属；

覆盖铜互连体和位于金属膜上方的阻挡金属的第一金属盖件；以及

连续地覆盖第一金属盖件、阻挡金属和金属膜的第二金属盖件。

在本发明的另一方面，提供了半导体器件的制造方法。所述方法包括：

在绝缘膜上方形成金属掩模；

利用金属掩模在绝缘膜中形成沟槽；

在沟槽的内壁上方和金属掩模上方形成阻挡金属；

经由阻挡金属在沟槽中形成铜互连体；

通过化学镀在铜互连体上方形成第一金属盖件以使得第一金属盖件能够铺展到阻挡金属的一部分上；

使用第一金属盖件作为掩模将金属掩模和阻挡金属的剩余部分移除，同时保留阻挡金属的所述部分和金属膜的位于第一金属盖件下方的部分；以及

通过化学镀在第一金属盖件上方形成第二金属盖件以便连续地覆盖第一金属盖件、阻挡金属的所述部分和金属掩模的所述部分。

本发明的优点

在具有嵌入式互连体的半导体器件中，可以防止铜扩散并且改善了器件的可靠性和耐久性。

附图说明

图1A为说明在常规大马士革工艺中出现的问题的示意图；

图1B示出在引导至本发明的过程期间设想的大马士革互连体的结构；

图2示出根据实施方案的互连体的结构；

图3示出根据实施方案的互连体的制造过程；

图4示出根据实施方案的互连体的在图3的过程之后的制造过程；

图5为应用实施方案的结构和方法的半导体器件的示意图；

图6A示出用于评估互连体的可靠性的测量模型；