[发明专利]用于栅介质完整性的测试结构及其测试方法

说明书

技术领域

本发明涉及半导体制造业中的可靠性(Reliability)领域，特别是涉及一种用于栅介质完整性的测试结构及其测试方法。

背景技术

在半导体器件的制造过程中，为了对制造工艺进行监控，保证半导体器件的可靠性，通常的做法是在器件中形成测试结构(testkey)，用于一些关键参数的测试。在CMOS工艺中，栅介质(gate dielectric)是器件结构中的重要结构，栅介质应该是一个理想的介质层，其中没有影响其绝缘特性的缺陷，但是，在制造过程中如离子扩散侵入、俘获电荷等因素都会影响栅介质的质量。

栅介质完整性(gate dielectric integrity，简称GDI)测试是验证栅介质质量的测试过程。在半导体器件的制造过程中，一般都要形成专门的测试结构用于栅介质完整性测试，检测栅介质中是否存在缺陷，防止栅介质缺陷造成器件的可靠性下降。

现有技术中的栅介质完整性的测试结构由若干个测试单元阵列形成，所述测试单元的数量根据栅介质面积大小的测试要求决定，通常所述测试单元的栅介质的面积一般为1.0um×1.0um，所述测试结构的面积一般为：250um²、500um²、5Kum²或10Kum²等。

在图1中，所述测试结构1具有5×5个所述测试单元111，其中，每个所述测试单元111均具有基底(substrate)、有源区(包括源极以及漏极)和栅极，在图1中未具体示出。所述测试单元111的基底通过第一金属线120连接，其中，所述第一金属线120位于第一互连层(M1)，所述第一金属线120的布图并不限于图所示的横条行结构，还可以为田字形结构等，所述第一金属线120通常连接一第一垫片，用于施加电压；每一行的所述测试单元111的有源区通过第二金属线130连接，其中，所述第二金属线130位于第二互连层(M2)，所述第二金属线130一般为横条行结构，所述第二金属线130通常连接一第二垫片，用于施加电压；每一行的所述测试单元111的栅极通过第三金属线140连接，其中，所述第三金属线140位于第三互连层(M3)，所述第三金属线140一般为横条行结构，所述第三金属线140通常连接一第三垫片，用于施加电压。从而，使得所述测试结构1中所有的所述测试单元111并联连接。

目前，在现有技术中，对所述测试结构1进行栅介质完整性测试时，先对所有的所述测试单元111施加电压，使得某些所述测试单元111的栅介质被击穿而失效；然后，通过电性分析的仪器(EFA Tool)，例如EMMI(微光显微镜)以及OBIRCH(光致电阻率变化技术)抓点定位出被击穿的所述测试单元111大概所在的区域；再经过逐层剥层到第一互连层，通过扫面电子显微镜PVC(被动式电镀衬底技术)进一步确认被击穿的所述测试单元111的精确位置。然而，采用现有的所述测试结构1进行分析时具有以下几个缺点：

1)、由于所述测试结构1的结构面积很大，所述测试结构1中的具体哪一个一个所述测试单元111的栅介质击穿无法预先知道，所以，通过现有的技术很能精确地对被击穿的所述测试单元111进行定位；

2)、在所述测试结构1中，所有的所述测试单元111并联连接，使得位于顶部的互连层(例如第四互连层、第五互连层等)的金属连线会很密集，从而影响EMMI以及OBIRCH进行抓点定位；

3)、使用电性分析的仪器的过程需要对所述测试单元111施加电压，有可能对所述测试单元111造成不必要的二次伤害，干扰分析结果。

因此，如何提供一种用于栅介质完整性的测试结构及其测试方法，能够克服上述缺点，已成为本领域技术人员需要解决的问题。

发明内容

本发明的目的在于，提供一种用于栅介质完整性的测试结构及其测试方法，能够简化分析过程，避免分析过程对测试结构造成的损伤，从而保证测试分析的准确性。

为解决上述技术问题，本发明提供一种用于栅介质完整性的测试结构，包括k×l个模块的阵列，每个所述模块由m×n个测试单元阵列形成，同一所述模块的测试单元之间并联连接后，所述模块之间再并联连接，其中，k、l、m、n均为自然数。

进一步的，在整个所述测试结构中，在整个所述测试结构中，所述测试单元的基底通过第一金属线连接，每一行的所述测试单元的有源区通过第二金属线连接；同一所述模块内，每一列的所述测试单元的栅极通过第三金属线连接，不同所述模块之间的所述第三金属线相隔绝，所述第三金属线位于所述第一金属线以及第二金属线的上层的互连层。