[发明专利]集成电路的可靠性分析测试结构及其测试方法

说明书

技术领域

本发明涉及半导体制造业中的可靠性(Reliability)领域，特别是涉及一种集成电路的可靠性分析测试结构及其测试方法。

背景技术

随着半导体器件特征尺寸的不断缩小，器件之间的隔离区域随之也要进行相应的缩小。传统使用的硅的区域氧化(Localized Oxidation of Silicon，简称LOCOS)技术由于采用了场氧化工艺，所以氧化膜的深度以及由于氧化而在隔离区边缘的有源区上产生的鸟嘴效应限制了这一技术的进一步应用。浅槽隔离(Shallow Trench Isolation，简称STI)技术则是深亚微米工艺的标准隔离技术。目前0.18μm技术成为大规模产品的主流技术。STI是以氮化硅为保护层，通过光刻与刻蚀在硅单晶基板中刻出沟槽，再填入等离子体增强化学气相沉积(PECVD)高密度氧化硅(HDP)作为介电物质，以实现集成电路中器件之间电学隔离的隔离方案。

如图1所示，在现有技术中的，浅槽隔离会在有源区与隔离区过渡的隔离区角落上形成向下凹陷的形状(如图1中圆形区域所示)，称作边沟(divot)。边沟深度会影响在其附近的半导体(MOS)器件特征，由于边沟的形成而导致在这个部分填入的多晶硅在有源区的侧墙形成反型层而导致寄生的电流通路，进而影响器件的电学特征。

但是，现有技术中并没有刻意准确评估边沟对浅槽隔离可靠性影响的结构。因此，如何提供一种集成电路的可靠性分析测试结构及其测试方法，能准确评估边沟对浅槽隔离可靠性的影响，已成为本领域技术人员需要解决的问题。

发明内容

本发明的目的在于，提供一种集成电路的可靠性分析测试结构及其测试方法，能准确评估边沟对浅槽隔离可靠性的影响。

为解决上述技术问题，本发明提供一种集成电路的可靠性分析测试结构，包括：

衬底，包含至少一有源区和至少一隔离区，所述有源区和隔离区平行排列；

至少一第一栅极结构，位于所述衬底上，所述至少一第一栅极结构横跨所述有源区和隔离区上；

第一金属线结构，通过第一通孔与所述至少一第一栅极结构连接；

至少一第二栅极结构，位于所述衬底上，所述至少一第二栅极结构横跨所述有源区和隔离区上，并与所述至少一第一栅极结构平行排列；

第二金属线结构，通过第二通孔与所述至少一第二栅极结构连接；

电介质，所述衬底、第一栅极结构、第一通孔、第二栅极结构和第二通孔通过所述电介质绝缘间隔。

进一步的，在所述集成电路的可靠性分析测试结构中，所述集成电路的可靠性分析测试结构包括两个以上所述第一栅极结构和两个以上所述第二栅极结构，所述第一栅极结构和第二栅极结构交错排列。

进一步的，在所述集成电路的可靠性分析测试结构中，所述第一金属线结构和第二金属线结构均为一条金属连接线，所述第一金属线结构与第一栅极结构相垂直，所述第二金属线结构与第二栅极结构相垂直，所述第一金属线结构和第二金属线结构分别位于所述第一栅极结构和第二栅极结构的两侧。

进一步的，在所述集成电路的可靠性分析测试结构中，所述测试结构还包括第一垫片和第二垫片，其中，所述第一金属线结构的一端和所述第一垫片连接，所述第二金属线结构的一端和所述第二垫片连接，所述第一垫片和第二垫片用于分别为所述第一金属线结构和第二金属线结构传递电信号。

进一步的，在所述集成电路的可靠性分析测试结构中，所述集成电路的可靠性分析测试结构还具有至少一第三通孔，所述第三通孔位于所述第一栅极结构和第二栅极结构之间，所述第三通孔的一端连接所述有源区，另一端连接一第三金属线结构。

进一步的，在所述集成电路的可靠性分析测试结构中，所述第三金属线结构位于第一金属互连层。

进一步的，在所述集成电路的可靠性分析测试结构中，所述测试结构还包括第三垫片，所述第三金属线结构的一端和所述第三垫片连接，所述第三垫片用于为所述第三金属线结构传递电信号。

进一步的，在所述集成电路的可靠性分析测试结构中，所述第一金属线结构和第二金属线结构均位于第一金属互连层。

进一步的，本发明还提供一种集成电路中可靠性分析的测试方法，包括：

根据如上所述的测试结构实际形成待测试结构；

测试所述第一金属线结构和第二金属线结构之间的电学可靠性。

进一步的，在所述集成电路中可靠性分析的测试方法中，所述测试所述第一金属线结构和第二金属线结构之间的电学可靠性的步骤包括：