[发明专利]半导体装置和电子设备

说明书

技术领域

本技术涉及半导体装置和电子设备，并且更具体地，涉及能够提供复杂的固态成像元件，同时保持高精度的引线接合工艺的半导体装置和电子设备。

背景技术

通常，在固态成像元件中，光电转换单元被设置在芯片中心的成像区域中，电路单元被设置在其外围，其外围是芯片边缘区域，以及包括用于外部互连的铝（Al）基合金膜（例如铝铜）的多个引线接合焊盘电极被设置在芯片边缘区域。

引线接合焊盘电极的表面覆盖有绝缘膜等，但由于绝缘膜等开口，引线接合焊盘的金属表面被暴露。

在半导体装置的组装工序中，为了将半导体芯片与封装（package）电连接，执行用金属线将半导体芯片上暴露的金属表面（焊盘电极）与封装的内引线（inner lead）连接的引线接合（wire bonding）工序。

这里，当制造固态成像元件时，球焊技术被广泛用作引线接合工艺，使用金（Au）制成的接合线进行压接，以便一定量的负荷、热、以及当结合使用超声波时的超声波振动被施加到导线。在此时，在固态成像元件中，例如，鉴于要安装的滤色器的材料的耐热性，在芯片上加热温度被设置为250℃或更低。

在引线接合工序中，使用被称为毛细管的工具，并且通过将毛细管移动到开口的引线接合焊盘的正上方位置，然后将毛细管向下移动，压接金（Au）球。此时，开口焊盘的形状显著影响引线接合工艺的精度。

当引线接合焊盘的表面是存在于离半导体芯片的表面较深的位置时，由于毛细管向下移动的距离增加，引线接合工艺的精度降低。由于这个原因，当引线接合焊盘的表面存在于离半导体芯片的表面较深的位置时，有可能出现压接位置不正、导线断开缺陷等。此外，很可能残留由于切割而产生的灰尘或水分，而焊盘腐蚀（外观缺陷）的风险也增加。

近年来，从功率消耗的角度看，MOS类型如互补金属氧化物半导体（CMOS）被广泛用作安装在移动设备（如带有摄像头的移动电话或个人数字助理（PDA））中的固态成像元件。

此外，作为MOS型固态成像元件，为了实现高灵敏度、低噪声和高品质特性，底部发光固态成像元件已经被开发作为像素结构，该元件具有光从的硅（Si）基板的背面侧发射的结构，而不是相关技术中的顶部发射结构。

然而，在相关技术中的顶部发射结构中，引线接合焊盘的深度为2μm或更小，而在MOS型底部发光固态成像元件中，引线接合焊盘的深度为5至8μm。因此，引线接合工艺的精度降低，并且工艺裕度减小。其结果是，出现特性缺陷或引线接合可靠性劣化的风险增大。

此外，近年来，作为超越摩尔定律（more than more）技术，基板堆叠（3D设备）已经引领半导体工业。在这里，作为下一代底部发光固态成像元件，已开发了具有层叠结构的底部发光固态成像元件（其为高功能3D设备的领先产品），并预期会大规模生产。

然而，在具有层叠结构的底部发光类型中，引线接合焊盘的位置是12μm或更大，其比在底部发光型中的更深，并且比在相关技术的产品中的更深。由于这个原因，在技术上，变得越来越难以在焊盘上直接形成引线接合。

在这方面，已经提出了如下技术：对于芯片表面，用于执行引线接合的电极被暴露（例如参见JP2011-192669A）。在JP2011-192669A所公开的技术中，在布置有焊盘（pad）、接合线、激光熔化槽和切割槽（dicing groove）的切割区域中，焊盘形成在防反射膜上，并被电连接到形成在层间绝缘膜中的互连层。

发明内容

然而，当使用JP2011-192669A中所公开的技术时，有一个问题在于，互连处理的数量增加，并且芯片面积大小增加。

期望提供功能很强的固态成像元件，同时保持高精度的引线接合工艺。

根据本技术的第一实施方式，提供了一种半导体装置，包括由半导体材料制成的基板，用多种材料制成并形成在基板上的多个层。被形成为穿透被形成在基板上的多个层中的至少形成为绝缘膜的层并且使焊盘电极的表面暴露的开口部被填充以铝或铝合金。

被电连接到焊盘电极的导线可通过引线接合而连接到开口部中填充的铝或铝合金。

开口部中填充的铝或铝合金可包括从所述半导体装置的表面突出的凸部。

凸部可被压接（pressure-bond）到与焊盘电极电连接的另一个导体，并且通过倒装芯片接合（flip chip bonding）被连接到所述另一导体。

铝或铝合金可通过CVD技术选择性地沉积在开口部中以用铝或铝合金填充所述开口部。