[发明专利]超结沟槽式金属氧化物半导体场效应晶体管及其制备方法

说明书

相关申请的交叉引用

本申请案要求对于2013年1月28日提交的美国专利申请第13/751,458号的优先权，该专利申请披露的内容通过全文引用而结合与本文中。

技术领域

本发明主要涉及功率半导体器件的单元结构，器件构造和制造工艺。更具体地，本发明涉及超结沟槽式金属氧化物半导体场效应晶体管(MOSFET，下同)的新型改良的单元结构，器件构造和制造工艺。

背景技术

与传统沟槽式MOSFET相比，超结沟槽式MOSFET(super-junction trench MOSFET，下同)由于其具有较高的击穿电压和较低的漏源电阻Rds而更具吸引力。众所周知，超结沟槽式MOSFET是通过将重掺杂衬底上的p型柱状结构和n型柱状结构平行排列并相互连接实现的，然而，其制造良品率不稳定，这是由于超结沟槽式MOSFET对于制造工艺和条件非常敏感，例如：p型柱状结构掺杂物和n型柱状结构掺杂物由后续热处理工艺引起的再扩散问题；位于柱状结构内的陷阱电荷等等。这些都会导致超结沟槽式MOSFET处于电荷不平衡的危险状态。更具体地，这些不希望有的影响在小于200V的较低偏压下随着柱状结构宽度变窄而更为显著。

美国专利号为U.S.7,601,597的现有技术公开了一种能够避免上述p型柱状结构掺杂物和n型柱状结构掺杂物再扩散问题的方法，例如在如图1A所示的N沟道沟槽式MOSFET中，在所有的扩散工艺完成后再形成p型柱状结构，这些扩散工艺包括：沟槽刻蚀后的牺牲氧化，栅氧化，P体区形成和n+源区形成等等。

然而，这个现有技术公开的方法并不实用，因为，第一，p型柱状结构是通过在n型外延层中刻蚀的深沟槽中额外生长一层p型外延层形成的；第二，在p型外延层生长之后需要额外进行化学机械抛光用于表面平坦化；第三，需要进行两次沟槽刻蚀(一次浅沟槽用于形成沟槽栅，另一次深沟槽用于形成p型柱状结构)，所有这些增加的成本不利于大规模生产。而且，其他因素诸如：由位于柱状结构内的陷阱电荷引起的电荷不平衡问题仍没有解决。

现有技术(论文“Industrialization of Resurf stepped oxide technology for Power Transistor”，M.A.Gajda等著，和论文“Tunable Oxide-Bypassed Trench Gate MOSFET Breaking the Ideal Super-junction MOSFET Performance Line at Equal Column Width”，Xin Yant等著)公开了用于解决上面讨论的由传统超结沟槽式MOSFET引起的技术限制的器件结构，如图1B和图1C所示。图1B和图1C中的器件结构都可以获得相对传统超结沟槽式MOSFET较低的漏源电阻Rds和较高的击穿电压，因为图1B和图1C中的每个外延层的掺杂浓度都高于传统的超结沟槽式MOSFET。

再如图1B和图1C中所示，两种器件结构都具有深沟槽，同时一层厚氧化层沿着深沟槽的侧壁和底部延伸进入漂移区。唯一的区别是，图1B中的器件结构具有单层外延层(N Epi，如图1B所示)而图1C中的器件结构具有双层外延层(Epi1和Epi2，如图1C所示，位于重掺杂衬底上的外延层Epi1的掺杂浓度低于沟道区附近的外延层Epi2)。由于p型柱状结构掺杂物和n型柱状结构掺杂物的相互扩散，图1B和图1C中的器件结构都不存在电荷不平衡问题，解决了由传统超结沟槽式MOSFET引起的技术限制，然而，只有当偏置电压低于200V时，图1B和图1C中器件结构相对于传统超结沟槽式MOSFET才具有优势，这意味着，当偏置电压高于200V时，传统超结沟槽式MOSFET反而具有较低的漏源电阻Rds这个优势。

因此，在半导体功率器件领域，特别是超结沟槽式MOSFET设计和制造领域，仍需要提供一种新型的单元结构和器件构造来解决上述难题和设计限制。

发明内容

本发明提供了一种超结沟槽式MOSFET，通过调整氧化层的厚度以减小电荷不平衡，陷阱电荷等的影响，可以自由地优化器件性能和提高制造能力。而且，仅需要单层外延层，比现有技术有更好的成本效益。此外，本发明还提供了在单元结构具有多个沟槽栅和有埋式空洞(buried voids)的深沟槽的器件结构。