[发明专利]半导体存储装置及其擦除方法

说明书

一种低耗电且可高速运作的闪存及其擦除方法。此闪存包括含多个存储单元的存储阵列、选择列方向存储单元的字线选择电路、与存储阵列的各位线连接以检测被选位线的电流的电流检测型感测电路，以及用来擦除存储阵列的被选区块的存储单元的数据的擦除单元。此擦除单元包含擦除程序及软编程程序。擦除程序判断被擦除区块的各位线的电流是否大于第1值，如果是则结束擦除。软编程程序包含在被擦除区块的所有字线施加软编程电压并判断各位线的电流是否小于比第1值小的第2值的软编程验证，如果是则结束软编程。

技术领域

本发明涉及一种半导体存储装置，且尤其涉及一种以电流感测方式读取NAND型闪存的数据的半导体存储装置，以及此半导体存储装置的擦除方法。

背景技术

图1绘示现有技术的闪存的位线选择电路及页面缓冲(page buffer)/感测电路的一例，其中例示含偶数位线GBL_e及奇数位线GBL_o的一对位线。此位线选择电路10包括：连接偶数位线GBL_e的偶数选择晶体管SEL_e、连接奇数位线GBL_o的奇数选择晶体管SEL_o、连接在偶数位线GBL_e与虚拟电位VIR之间的偶数偏压选择晶体管YSEL_e、连接在奇数位线GBL_o与虚拟电位VIR之间的奇数偏压选择晶体管YSEL_o，以及与偶数选择晶体管SEL_e和奇数选择晶体管SEL_o的共同节点N1连接的位线选择晶体管BLS。

偶数位线GBL_e与奇数位线GBL_o各自电连接一个NAND串列NU。各NAND串列NU包含行方向串联的多个存储单元以及电连接在其两端的漏极选择晶体管及源极选择晶体管，其中漏极选择晶体管与偶数位线GBL_e或奇数位线GBL_o电连接，源极选择晶体管与共源极线SL电连接。

感测电路20具有：供给预充(pre-charge)电位给位线的预充晶体管BLPRE、与预充晶体管BLPRE和位线选择晶体管BLS之间所形成的感测节点SN电连接的电容器C，以及将感测节点SN的电位转送到闩锁电路22的转送晶体管BLCD。

当选择偶数字线GBL_e时，奇数位线GBL_o不被选择，偶数选择晶体管SEL_e和位线选择晶体管BLS打开，且奇数选择晶体管SEL_o关闭。而当选择奇数位线GBL_o时，偶数位线GBL_e不被选择，奇数选择晶体管SEL_o和位线选择晶体管BLS打开，且偶数选择晶体管SEL_e关闭。如此，一个感测电路20即为2条位线GBL_e与GBL_o所共享。

在读取操作中选择偶数位线GBL_e而不选奇数位线GBL_o时，偶数偏压选择晶体管YSEL_e关闭，奇数偏压选择晶体管YSEL_o打开，且奇数位线GBL_o借助虚拟电位VIR而被供应接地电位。反之，不选偶数位线GBL_e而选奇数位线GBL_o时，偶数偏压选择晶体管YSEL_e打开，奇数偏压选择晶体管YSEL_o关闭，且偶数位线GBL_e借助虚拟电位VIR而被供应接地电位。如此在读偶数位线时供应接地电位给奇数位线、读奇数位线时供应接地电位给偶数位线，即可提供使相邻位线间电容耦合造成的噪声降低的位线屏蔽效果，如日本专利公开第平11-176177号所述。

图1所示感测电路20即所谓的电压检测型感测电路，通过预充晶体管BLPRE供应预充电位给偶数位线GBL_e或奇数位线GBL_o。然后，对应被选存储单元的储存态而向位线放电，并以感测节点SN检测此放电状态。然而，当位线线宽减小而使电阻增加，且构成NAND串列的存储单元数增加而使位线的电容亦增加时，此种电压检测型感测电路的时间常数(time constant)会变大，位线充放电所需的时间会变长，使数据读出的时间增长。因此，电压检测型感测电路不再适用于集成度增大的闪存。

因此，现今感测电路改用电流检测型。电流检测型感测电路经由位线来检测对应存储单元的储存态的存储单元电流，其与电压检测型相比可进行高速的感测。电流检测型感测电路例如利用进行电流-电压转换的级联电路(cascode circuit)等。