[发明专利]非易失性半导体存储器及数据读出方法

说明书

技术领域

本发明是有关于非易失性半导体存储器，且特别有关于NAND型快闪存储器的读出。

背景技术

一般NAND型快闪存储器包括由多个NAND串列以矩阵方向配置而成的存储器阵列。NAND串列具有串联连接的多个存储单元以及连接至其两端的位(bit)线选择晶体管和源极线选择晶体管。图1为表示形成于存储器阵列内的NAND串列的组成的电路图。在存储器阵列中，由多个存储器单元串联连接而成的NAND串列(以下称为单元单位NU)被以矩阵方向形成。如图所示的例子中，1个单元单位NU的组成包括串联连接的32个存储器单元MCi(i=0，1，…，31)以及连接至其两端的位线选择晶体管BST和源极线选择晶体管SST。位线选择晶体管BST的漏极(drain)连接至其所对应的1条位线GBL，源极线选择晶体管SST的源极(source)连接至共同源线SL。存储器单元MCi的控制栅极(gate)连接至字符(char)线WLi。位线选择晶体管BST和源极线选择晶体管SST的栅极分别连接至与字符线WLi平行延伸的选择栅极线SGD和SGS。

一般来说，存储单元包括具有N型扩散区的源极/漏极、形成于源极/漏极之间的通道之上的穿隧氧化物膜、形成于穿隧氧化物膜上的浮动栅极(电荷蓄积层)以及通过介电质膜形成于浮动栅极上的控制栅极。一般而言，当浮动栅极没有蓄积电荷时，也就是写入数据“1”时，阈值为负，而存储器单元为正常开启(normally on)。当电子蓄积于浮动栅极中时，也就是写入数据“0”时，阈值往正值方向偏移，而存储器单元为正常关闭(normally off)。

在进行读出操作时，L位准(例如0V)施加于所选择的存储器单元的控制栅极上，H位准(例如4.5V)施加于其他没有被选择的存储器单元的控制栅极上，开启位线选择晶体管BST和源极线选择晶体管SST，并感测位线GBL的电位。在将数据程序化(写入)至存储器单元时，将0V施加于存储器单元基板的P井区以及漏极、通道和源极，将高电压的程序化电压Vpgm(例如20V)施加于所选择的存储器单元的控制栅极，将中间电位(例如10V)施加于没有选择的存储器单元的控制栅极，开启位线选择晶体管BST，关闭源极线选择晶体管SST，将对应于数据“0”或“1”的电位供应至位线GBL。在进行抹除操作时，将0V施加于区块(block)内的所选择的存储器单元的控制栅极，将高电压(例如20V)施加于P井区，浮动栅极的电子被拉向基板，因此以区块为单位抹除数据。

在NAND型快闪存储器中会利用页面缓冲器来从存储器阵列读出或写入数据。在进行读出操作时，将存储器阵列中所选择的页面的数据通过位线平行送至页面缓冲器，页面缓冲器所储存的数据是根据时脉信号依序输出。在进行写入操作时，根据时脉信号，将数据依序输入至页面缓冲器，接着，通过位线将数据从页面缓冲器写入至存储器阵列中所选择的页面。根据专利文献1所示的NAND型快闪存储器，所输入的地址信息会被设定并根据该地址信息选择页面。在将所选择的页面的数据从存储器阵列从存储器阵列传送至页面缓冲器的期间，该NAND型快闪存储器会输出用来通知禁止从外部存取的忙碌信号。而在数据传送完成后，该NAND型快闪存储器会输出用来通知允许从外部存取的就绪(ready)信号。

专利文献：

专利文献1日本专利公开第2002-93179号公报

发明内容

本发明所欲解决的问题：

图2A为根据先前技术的快闪存储器(flash memory)的连续页面读出操作的时间图。在此，如图2A中(A)部分所示，图中为从页面地址M、列地址(column address)N开始进行的连续页面读出。回应外部控制信号CLE，读出模式的指令“00h”由指令暂存器取入，并解码指令“00h”以开始读出模式。接着，回应地址锁存赋能信号ALE以及#WE，在行(row)和列(column)地址数据由地址暂存器依序取入之后，输入用于页面读出的指令“30h”。回应指令“30h”，从RY/#BY的输出销(output pin)输出表示于tR期间禁止存取的L位准的忙碌(busy)信号。在忙碌信号之后，输入用来增值(increment)用于连续页面读出的页面地址的指令“31h”。回应指令“31h”的输入，输出时间长度为tRCBSY的忙碌信号。如图2A中(A)部分所示，所选择的页面M的数据通过位线传送至页面缓冲器PB，回应外部控制信号#RE，将列地址增值以将页面缓冲器PB所保存的数据串列输出(serial output)。