[发明专利]分栅式闪存结构及其制造方法

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种分栅式闪存结构及其制造方法。

背景技术

闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中。

图1示意性地示出了根据现有技术的闪存分栅结构。

如图1所示，根据现有技术的闪存分栅结构包括两个分栅单元。两个分栅单元中的每一个都包括依次层叠的栅极氧化物层2、浮栅层3、控制栅极氧化物层4和控制栅极层5。

其中，两个分栅单元之间布置有选择线多晶硅区域7。分栅单元相对于选择线多晶硅区域7的另一侧是多晶硅字线1。

在图1中，浮栅和控制栅都是平面结构，因为浮栅和控制栅间的氧化物层4一般比浮栅的氧化物层2要厚，所以控制栅对浮栅的耦合系数一般小于50%，这样在擦除和编程的时候，控制栅上需要加较高的电压，以耦合足够的电压到浮栅上实现操作。

而且，多晶硅字线1和控制栅极层5之间必须要隔离开，即在多晶硅字线1加高压对浮栅层3进行擦除操作时，多晶硅字线1和控制栅极层5之间不能有漏电流，这样的话，多晶硅字线1和控制栅极层5之间就必须要引入偏离隔离区（offset spacer）,造成控制栅极层5比浮栅层3短，如图1所示。

因此，希望能够提供一种能够有效提高分栅式闪存中控制栅极对浮栅耦合系数的方法，从而能够降低擦除和编程操作时控制栅上所需的电压。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效提高分栅式闪存中控制栅极对浮栅耦合系数从而能够降低擦除和编程操作时控制栅上所需的电压的分栅式闪存结构。

为了实现上述技术目的，根据本发明，提供了一种分栅式闪存结构，包括：并排布置的两个分栅单元；所述并排布置的两个分栅单元中的每一个都包括依次层叠的栅极氧化物层、浮栅层、控制栅极氧化物层和控制栅极层；并排布置的两个分栅单元中的每一个都整体上被氧化物覆盖，而形成有氧化物侧壁；在两个分栅单元并排布置的方向上，所述浮栅层的尺寸与控制栅极层的尺寸相同；两个分栅单元之间布置有选择线多晶硅区域；在每个分栅单元的外侧的氧化物侧壁上形成有层叠的多晶硅连接区和氧化物隔离区，分栅单元的外侧是分栅单元的相对于选择线多晶硅区域的另一侧；其中，多晶硅连接区的高度与浮栅层的上表面的高度齐平；而且，在层叠的多晶硅连接区和氧化物隔离区外侧形成有多晶硅字线。

为了实现上述技术目的，根据本发明，还提供了一种分栅式闪存结构制造方法，包括：形成并排布置的两个层叠结构，每个层叠结构包括依次层叠的栅极氧化物层、浮栅层、控制栅极氧化物层和控制栅极层，其中所述两个分栅单元中的每一个都整体上被氧化物覆盖而形成有氧化物侧壁，在两个层叠结构之间形成选择线多晶硅区域，浮栅层和控制栅极层长度相同；在栅极氧化物层上形成邻接层叠结构外侧的氧化物侧壁的高度与浮栅层的上表面的高度齐平的多晶硅连接区，层叠结构外侧是层叠结构的相对于选择线多晶硅区域的另一侧；在多晶硅连接区上形成邻接所述氧化物侧壁的氧化物隔离区；在多晶硅连接区和氧化物隔离区的叠层外侧形成多晶硅字线。

优选地，通过沉积和刻蚀在栅极氧化物层上形成邻接层叠结构外侧的氧化物侧壁的高度与浮栅层的上表面的高度齐平的多晶硅连接区。

优选地，通过沉积和刻蚀在多晶硅连接区上形成邻接所述氧化物侧壁的氧化物隔离区。

优选地，通过沉积和刻蚀在多晶硅连接区和氧化物隔离区的叠层外侧形成多晶硅字线。

在根据本发明的分栅式闪存结构中，由于分栅单元的外侧处多晶硅连接区和氧化物隔离区的叠层的存在，使得多晶硅连接区和多晶硅字线整体形成的字线保持与所述浮栅层相对接近，而被氧化物隔离区隔开的多晶硅字线与控制栅极层相对远离。从而实际上实现了将现有技术中的隔离部分转嫁到原本布置字线的区域中。这样，在确保多晶硅字线和控制栅极层隔开的同时，保持多晶硅字线和浮栅层的相对接近；由此，在多晶硅字线加高压对浮栅层进行擦除操作时，多晶硅字线和控制栅极层之间不会有漏电流。

在现有技术中，需要使得控制栅极层要比浮栅层短，但是本发明中，由于将现有技术中的隔离部分转嫁到原本布置字线的区域中，使得控制栅极层和浮栅层能够做成一样长，这样增大了控制栅极层和浮栅层之间的耦合面积，从而增大了分栅闪存中控制栅对浮栅的耦合系数。

附图说明