[发明专利]分栅式闪存结构及其制造方法有效
| 申请号: | 201310270995.9 | 申请日: | 2013-06-28 |
| 公开(公告)号: | CN103346157A | 公开(公告)日: | 2013-10-09 |
| 发明(设计)人: | 张雄;方亮 | 申请(专利权)人: | 上海宏力半导体制造有限公司 |
| 主分类号: | H01L27/115 | 分类号: | H01L27/115;H01L29/423;H01L21/8247;H01L21/28 |
| 代理公司: | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人: | 郑玮 |
| 地址: | 201203 上海市浦*** | 国省代码: | 上海;31 |
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| 摘要: | |||
| 搜索关键词: | 分栅式 闪存 结构 及其 制造 方法 | ||
1.一种分栅式闪存结构,其特征在于包括:并排布置的两个分栅单元;
其中,所述并排布置的两个分栅单元中的每一个都包括依次层叠的栅极氧化物层、浮栅层、控制栅极氧化物层和控制栅极层;
并排布置的两个分栅单元中的每一个都整体上被氧化物覆盖,而形成有氧化物侧壁;
在两个分栅单元并排布置的方向上,所述浮栅层的尺寸与控制栅极层的尺寸相同;
其中,两个分栅单元之间布置有选择线多晶硅区域;
在每个分栅单元的外侧的氧化物侧壁上形成有层叠的多晶硅连接区和氧化物隔离区,分栅单元的外侧是分栅单元的相对于选择线多晶硅区域的另一侧。
2.根据权利要求1所述的分栅式闪存结构,其特征在于,多晶硅连接区的高度与浮栅层的上表面的高度齐平。
3.根据权利要求1或2所述的分栅式闪存结构,其特征在于,在层叠的多晶硅连接区和氧化物隔离区外侧形成有多晶硅字线。
4.根据权利要求1或2所述的分栅式闪存结构,其特征在于,所述分栅式闪存结构包含两个存储位单元。
5.根据权利要求1至4之一所述的分栅式闪存结构,其特征在于,所述两个存储位单元对称布置。
6.根据权利要求1至5之一所述的分栅式闪存结构,其特征在于,所述两个存储位单元不对称布置。
7.一种分栅式闪存结构制造方法,其特征在于包括:
形成并排布置的两个层叠结构,每个层叠结构包括依次层叠的栅极氧化物层、浮栅层、控制栅极氧化物层和控制栅极层,其中所述两个分栅单元中的每一个都整体上被氧化物覆盖而形成有氧化物侧壁,在两个层叠结构之间形成选择线多晶硅区域,浮栅层和控制栅极层长度相同;
在栅极氧化物层上形成邻接层叠结构外侧的氧化物侧壁的高度与浮栅层的上表面的高度齐平的多晶硅连接区,层叠结构外侧是层叠结构的相对于选择线多晶硅区域的另一侧;
在多晶硅连接区上形成邻接所述氧化物侧壁的氧化物隔离区;
在多晶硅连接区和氧化物隔离区的叠层外侧形成多晶硅字线。
8.根据权利要求7所述的分栅式闪存结构制造方法,其特征在于,通过沉积和刻蚀在栅极氧化物层上形成邻接层叠结构外侧的氧化物侧壁的高度与浮栅层的上表面的高度齐平的多晶硅连接区。
9.根据权利要求7或8所述的分栅式闪存结构制造方法,其特征在于,通过沉积和刻蚀在多晶硅连接区上形成邻接所述氧化物侧壁的氧化物隔离区。
10.根据权利要求7至9之一所述的分栅式闪存结构制造方法,其特征在于,通过沉积和刻蚀在多晶硅连接区和氧化物隔离区的叠层外侧形成多晶硅字线。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的





