[发明专利]一种三维封装互连结构及其制作方法

说明书

技术领域

本发明涉及微电子三维封装领域，尤其是一种具有聚合物核心的三维封装互连结构及其制作方法。

背景技术

随着微电子技术的不断进步，集成电路的特征尺寸不断缩小，互连密度不断提高。同时用户对高性能低耗电的要求不断提高。在这种情况下，靠进一步缩小互连线的线宽来提高性能的方式受到材料物理特性和设备工艺的限制，二维互连线的电阻电容（RC）延迟逐渐成为限制半导体芯片性能提高的瓶颈。硅穿孔（ThroughSiliconVia，简称TSV）工艺通过在晶圆中形成金属立柱，并配以金属凸点，可以实现晶圆(芯片)之间或芯片与基板间直接的三维互连，这样可以弥补传统半导体芯片二维布线的局限性。这种互连方式与传统的堆叠技术如键合技术相比具有三维方向堆叠密度大、封装后外形尺寸小等优点，从而大大提高芯片的速度并降低功耗。因此，TSV技术已经被广泛认为是继键合、载带焊和倒装芯片之后的第四代封装技术，将逐渐成为高密度封装领域的主流技术。

然而，现有的三维封装技术，存在如下的缺点：第一、由于设备和工艺的限制，使得其三维集成制造成本居高不下。第二、高密度和微型化带来的制造过程中的可靠性问题日益严重，比如在硅穿孔刻蚀过程中，在侧壁上形成扇贝状的结构，影响后续的制造工艺；电镀填充微孔变得越来越困难，孔中的气孔问题很难解决。第三、由于填充材料和硅基板的热膨胀系数不匹配，导致一系列严重的可靠性问题，如填充材料的凸起，界面的开裂与分层，凸点的可靠性等。

现有专利文献以及其他技术文献中尚没有发现针对上述问题提出过改进技术方案的先例。因此，有必要提出一种新的三维封装技术，以克服现有技术中存在的缺陷。

发明内容

有鉴于此，本发明的目的在于提出一种全新的三维封装互连结构及其制作方法，避免了在晶圆上进行通孔制备等工艺，从而克服现有的三维封装技术中，工艺难度大、成本高的缺陷。

根据本发明的目的提出的一种三维封装互连结构，包括垂直互连结构和封装于该垂直互连结构正面的多个芯片，该垂直互连结构包括多个导电柱体和填充于该多个导电柱体之间的介质层，导电柱体包括聚合物核心和形成于该聚合物核心表面的导电层，该多个导电柱体具有露出于所述介质层的第一导电面和与该第一导电面相对的同样露出于所述介质层的第二导电面，该多个导电柱体之间至少有部分彼此绝缘，所述多个芯片电性连接于所述第一导电面上。

优选的，所述导电柱体的第一导电面和第二导电面上设有金属凸点，所述多个芯片通过该些金属凸点实现与垂直互连结构的电性连接。

优选的，所述导电柱体的第一导电面和第二导电面上设有一层或多层金属再分配层，所述金属分配层上设有金属凸点，所述多个芯片通过该些金属凸点实现与垂直互连结构的电性连接。

优选的，所述聚合物核心为光刻胶或树脂。

优选的，所述导电层为金属层，该金属层为单层或多层金属组合层。

优选的，在所述垂直互连结构的正面，还包括将所述多个芯片进行覆盖的塑封层。

同时，根据本发明的目的还提出了一种如上所述的三维封装互连结构的制作方法，包括步骤：

11）提供一载体平台，在该载体平台表面涂覆一层聚合物材料；

12）对所述聚合物层进行图形化处理，刻蚀出多个聚合物核心柱体；

13）对上述制作有聚合物核心柱体的晶圆表面进行金属沉积工艺，使所述多个聚合物核心柱体表面覆盖金属导电层，形成多个导电柱体；

14）在上述多个导电柱体间进行介质填充，并将金属导电层的上表面露出，该金属导电层的上表面即第一导电面，；

15）将多个芯片与该第一导电面进行电性连接，并在该多个芯片上覆盖塑封层进行封装；

16）移除载体平台，露出垂直互连结构的背面；

17）在垂直互连结构的背面制作用于连接的金属凸点。

优选的，所述步骤13）中的金属沉积工艺采用电镀工艺进行，其包括步骤：首先利用PVD技术或者原子层沉积技术在整个载体平台表面和聚合物核心柱体表面制作种子层；然后通过电镀在种子层上沉积金属，形成比种子层更加厚的金属层。

优选的，所述步骤15中，将多个芯片与该第一导电面进行电性连接的工艺包括步骤：

在第一导电面上制作一层或多层的金属再分配层；

在该金属再分配层15上制作金属凸点16；