[发明专利]接地屏蔽结构及半导体器件

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种接地屏蔽结构及具有该接地屏蔽结构的半导体器件。

背景技术

在现有的集成电路，例如CMOS射频集成电路中，电感是一种重要的电学器件，其性能参数直接影响了集成电路的性能。现有技术中，集成电路中的电感大多采用平面电感，例如平面螺旋电感。所述平面电感为金属导线在衬底或介质层表面绕制而成，相对于传统的绕线电感，平面电感具有成本低、易于集成、噪声小和功耗低的优点，更重要的是能与现今的集成电路工艺兼容。电感器的性能用电感的品质因数Q来表征，电感的品质因数Q为存储于电感中的能量和每一个振荡周期损耗能量的比值，电感的品质因数Q越高，电感器的效率就越高，性能越好。因此，电感的能量损耗是影响Q值的一个重要因素，而在电感的能量损耗中，集成电路的衬底损耗（substrate loss）所占比例最大。也就是说，衬底损耗是影响电感的品质因数Q值的重要因素。

在现有技术中，一方面，平面电感置于集成电路之上，电感的电场线进入衬底中，会引发衬底中的电荷运动，进而形成耦合衬底电流，这一电流会引发衬底的欧姆损耗。另一方面，电感线圈中的交变电流产生的交变感应磁场会垂直于衬底表面穿过衬底，进而在衬底中产生交变的涡流，涡流会将磁能转化来的电能以焦耳热量的形式散发掉，造成涡流损耗。所述欧姆损耗和涡流损耗共同造成较大的衬底损耗，这明显降低了电感品质因数Q。因此，现有技术中提出，在电感与衬底之间设置接地屏蔽结构，该接地屏蔽结构起到屏蔽电感的电场线和电感的感应磁场线，使得电场线和感应磁场线终止于接地屏蔽结构，而不会进入衬底，从而减少了衬底损耗。

虽然现有技术的接地屏蔽结构减少了衬底损耗，但在实际应用中发现，向包含电感的半导体器件中引入现有的接地屏蔽结构之后，电感的品质因数Q值并没有得到提高，甚至在电感的某些工作频率区段内，电感的品质因数Q值反而降低了。参照图1，01曲线对应于不具有接地屏蔽结构的电感Q值曲线，02曲线对应于具有现有的接地屏蔽结构的电感Q值曲线，在电感工作频率小于10×10⁹Hz区段内，具有接地屏蔽结构的电感Q值与不具有接地屏蔽结构的电感Q值相比，并没有得到很明显的提高。而且，在电感工作频率大于10×10⁹Hz区段时，具有接地屏蔽结构的电感Q值还低于不具有接地屏蔽结构的电感Q值。

发明内容

本发明解决的问题是现有技术的接地屏蔽结构并不能显著提高电感品质因数Q值，甚至会降低电感品质因数Q值。

为解决上述问题，本发明提供一种新的接地屏蔽结构，包括：

衬底；

位于所述衬底上的介质层；

位于所述衬底或介质层中的多环导电环，每个导电环具有多个开口，所述开口数大于等于3，每个导电环的多个开口将导电环隔开为多个间隔排列的子导电环；

接地环，与所有所述子导电环电连接。

可选地，每个导电环的开口数大于等于3且小于等于8。

可选地，所述多环导电环为同心多环导电环。

可选地，每个导电环的开口数量相等且等间隔分布，相邻两个导电环的开口沿径向一一相对。

可选地，所述导电环为位于所述衬底中的第一有源区环。

可选地，所述导电环为位于所述介质层中的多晶硅环；

或者，所述导电环为位于所述介质层中的第一金属环；

或者，所述导电环包括位于所述介质层中的多晶硅环和第一金属环，所述第一金属环位于多晶硅环上且与所述多晶硅环电连接。

可选地，所述接地屏蔽结构还包括位于所述衬底中的多环第二有源区环，所述导电环位于第二有源区环上且与第二有源区环为介质层所隔开。

可选地，还包括位于所述介质层上的互连线，所述接地环与所有所述子导电环通过互连线电连接。

可选地，所述第一金属环与互连线位于同一平面内且互相连接，所述互连线在所述子导电环的中点位置处与子导电环电连接。

可选地，所述接地环为位于所述衬底中的第三有源区环；或者，

所述接地环包括：位于所述衬底中的第三有源区环、位于所述介质层中的第二金属环，所述第二金属环位于第三有源区环上且与第三有源区环电连接，所述第二金属环与第一金属环、互连线位于同一平面内且相互连接；

所述多环导电环在所述衬底表面的投影位于所述接地环在衬底表面的投影范围内。

可选地，所述导电环的数量范围为2～100。

可选地，所述导电环的形状为三角形、正方形、圆形或者八边形。