[发明专利]一种高k/金属栅极结构及其制作方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种高k/金属栅极结构及其制作方法。

背景技术

随着集成电路的集成度不断提高，半导体制造工艺的特征尺寸越来越小。随着半导体器件的栅极尺寸缩短至几十纳米，栅氧化物层的厚度降至3nm以下，引发了栅极电阻过大、栅泄漏增大以及多晶硅栅出现空乏现象等问题。为了减小栅极泄漏，采用高k栅介电材料来替代SiO₂作为栅极介电层。但是，高k栅介电材料与多晶硅栅极工艺不兼容，因此栅极常采用金属材料制成。金属栅极技术包括先形成栅（Gate-first）工艺和后形成栅（Gate-last）工艺。Gate-first工艺是指在对硅片进行漏/源区离子注入以及随后的高温退火步骤之前形成金属栅极，Gate-last工艺则与之相反。现有技术通常采用Gate-last工艺。

在高k/金属栅极形成的过程中，当高k介电层突出于金属栅极之外时，半导体器件具有更好的性能。但是覆盖层突出于金属栅极之外时会对半导体器件的性能产生不利影响，例如发生短路等。因此，为获得更好的器件性能，需要使高k介电层突出于金属栅极而覆盖层不突出。现有技术解决这一问题采用的方式是形成锥形高k剖面，然而这种锥形高k剖面很难控制。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种高k/金属栅极结构的制作方法，包括：提供半导体衬底；在所述半导体衬底上依次形成高k介电层、覆盖层、伪栅极层和硬掩膜层；在所述硬掩膜层上形成具有栅极图形的光刻胶层；以所述光刻胶层为掩膜依次刻蚀所述硬掩膜层、所述伪栅极层和所述覆盖层，停止于所述高k介电层表面；刻蚀所述伪栅极层以减小所述伪栅极层的特征尺寸；刻蚀所述高k介电层；选择性刻蚀所述覆盖层。

作为优选，在形成所述高k介电层之前还包括在所述半导体衬底上形成界面层的步骤。

作为优选，所述伪栅极层的材料为多晶硅。

作为优选，所述伪栅极层的材料为硼掺杂多晶硅，其中硼元素的掺杂量为10¹⁴-10¹⁹cm^-3。

作为优选，在所述刻蚀所述伪栅极层以减小所述伪栅极层的特征尺寸的步骤中所采用的刻蚀方法为湿法刻蚀工艺。

作为优选，所述湿法刻蚀工艺所采用的刻蚀液为四甲基氢氧化铵溶液。

作为优选，所述四甲基氢氧化铵溶液的浓度为2%-30%。

作为优选，所述湿法刻蚀工艺的持续时间为5s-50s。

作为优选，在所述刻蚀所述伪栅极层以减小所述伪栅极层的特征尺寸的步骤中，所述伪栅极层相对于所述硬掩膜层减小的特征尺寸为1nm-6nm。

作为优选，所述刻蚀所述高k介电层的步骤使得所述高k介电层的边缘与所述覆盖层的边缘对齐。

作为优选，所述选择性刻蚀所述覆盖层的步骤使得所述覆盖层的边缘与所述伪栅极层的边缘对齐或窄于所述伪栅极层的边缘。

作为优选，所述覆盖层的材料为氮化钛或氮化钽。

根据本发明另一方面，还提供一种高k/金属栅极结构，包括：半导体衬底；在所述半导体衬底上依次形成的高k介电层、覆盖层、金属栅极和硬掩膜层，其中，所述高k介电层的边缘突出于所述金属栅极的边缘，所述覆盖层的边缘不突出于所述金属栅极的边缘。

作为优选，所述覆盖层的边缘与所述金属栅极的边缘对齐。

作为优选，所述覆盖层的边缘窄于所述金属栅极的边缘。

根据本发明，可以准确控制高k介电层相对栅极层的突出量，并可以使覆盖层不突出于栅极层，从而避免出现短路故障，实现更好的器件性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1a-1f示出了根据本发明一个实施例的高k/金属栅极结构的制作方法中各步骤所获得器件的示意性剖面图；

图2示出了根据本发明一个实施例的高k/金属栅极结构的制作方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。