[发明专利]电熔丝结构及其形成方法

说明书

技术领域

本发明涉及半导体领域，特别涉及一种电熔丝结构及其形成方法。

背景技术

随着特征尺寸的持续降低，半导体器件越来越容易受到硅基底中杂质或缺陷的影响，单一的二极管、MOS晶体管、存储器单元的失效往往会导致整个集成电路芯片的失效。为了解决所述问题，提高成品率，在集成电路芯片中往往会形成一些冗余电路。当制作工艺完成发现部分器件不能正常工作时，可以利用熔丝熔断将失效电路与其他电路模块电学隔离，并利用冗余电路替换原来的失效电路。特别是在存储器的制造过程中，由于存储器单元的数量很多，难免会有部分存储器单元失效，因此往往会额外形成一些多余的存储器单元，当制作完成后检测发现部分存储器单元失效时，可以利用熔丝将冗余的存储器单元替换原来的失效存储器单元，而不需要将对应的存储器报废，提高了出厂成品率。

目前，常用的熔丝通常为两种：多晶硅熔丝和金属熔丝。所述多晶硅熔丝、金属线熔丝的俯视结构通常为“工”型，请参考图1，包括阳极01、阴极02和连接所述阳极01、阴极02的熔丝本体03，位于所述阳极01表面的第一导电插塞04，位于所述阴极02表面的第二导电插塞05，所述熔丝本体03的宽度远远小于阳极01、阴极02的宽度，使得所述熔丝本体03容易产生电迁移而发生熔断。多晶硅熔丝通常利用熔断电流将熔丝熔断，而金属熔丝通常采用激光切割工艺将金属熔丝切断。由于激光切割的破坏性大，为了保证切割时芯片中其他器件不被间接破坏，被切割的金属熔丝一定要和其他器件之间有足够大的空间，且切割后还需对芯片进行修复，熔断工艺较复杂，不利于芯片的小型化。而对于多晶硅熔丝，由于随着MOS器件的尺寸不断减小，CMOS工艺逐步从多晶硅栅极工艺向金属栅极工艺过渡，在集成电路中形成多晶硅熔丝与金属栅极工艺不兼容，需要额外的工艺步骤和工艺成本。

发明内容

本发明解决的问题是提供一种电熔丝结构及其形成方法，所述电熔丝结构更容易熔断、所占面积更小、且与现有工艺兼容。

为解决上述问题，本发明技术方案还提供了一种电熔丝结构，包括：基底，位于所述基底表面的第一导电层，覆盖所述第一导电层和基底的层间介质层，位于所述第一导电层表面且贯穿层间介质层的第一导电插塞，位于所述第一导电插塞和层间介质层表面的第二导电层，其中，所述第一导电层与第一导电插塞的底部表面部分接触或者所述第二导电层与第一导电插塞的顶部表面部分接触。

可选的，所述第一导电插塞与第一导电层或第二导电层部分接触时的接触面积占所述第一导电插塞的横截面积的30%～70%。

可选的，与第一导电插塞部分接触的第一导电层或第二导电层的接触部位具有长方形开口，所述长方形开口的宽度小于第一导电插塞的直径。

可选的，所述长方形开口的长度大于或等于第一导电插塞的直径。

可选的，所述第一导电插塞同时与开口两侧的第一导电层或第二导电层相接触。

可选的，与第一导电插塞部分接触的第一导电层或第二导电层的接触部位的形状为叉形，所述叉形的第一导电层或第二导电层与第一导电插塞部分接触的一端至少包括两个叉齿，所述第一导电插塞同时与所述开口两侧的叉齿相接触。

可选的，与第一导电插塞部分接触的第一导电层或第二导电层的接触部位具有开口，所述开口完全位于第一导电插塞的顶部表面。

可选的，还包括，位于所述第一导电层表面且贯穿层间介质层的第二导电插塞，位于所述第二导电插塞和层间介质层表面的第三导电层，所述第一导电层与第二导电插塞的底部表面完全接触且所述第三导电层与第二导电插塞的顶部表面完全接触。

可选的，所述第二导电插塞的数量大于所述第一导电插塞的数量。

可选的，所述第二导电插塞的直径大于所述第一导电插塞的直径。

可选的，当所述第一导电层与第一导电插塞的部分底部表面接触，所述第二导电层与第一导电插塞的顶部表面完全接触。

可选的，当所述第二导电层与第一导电插塞的部分顶部表面接触，所述第一导电层与第一导电插塞的底部表面完全接触。

可选的，所述第一导电层为掺杂有杂质离子的衬底、金属硅化物层、金属栅电极或金属互连层。

可选的，所述第二导电层为金属互连层。