[发明专利]铜金属层图形化方法、铜插塞、栅极和互连线的形成方法

说明书

技术领域

本发明属于半导体制造领域，特别是涉及一种铜金属层的图形化方法，铜插塞的形成方法，铜栅极的形成方法，以及铜互连线的形成方法。

背景技术

在半导体制造业中，铝是最早用于作为互连的金属，而且它在硅片制造业中仍然是最普遍的互连金属。但是随着超大规模集成电路工艺技术的不断进步，半导体器件的特征尺寸不断缩小，金属导线也随之变细，一方面导致金属电阻R增加，另一方面，由于金属电阻的增加，使产生的热量增多，加剧了铝的电迁徙现象，降低了铝的可靠性。单位芯片面积上器件的密度的持续增加，使得介于介质材料之间，且间隔紧凑的导线与位于导线之间的介质材料起到了电容C的作用。由于电阻R和电容C的增加，带来了严重RC延迟问题，使芯片性能下降。

与铝金属相比，铜具有更高的导电性能，铜的电阻率为1.7μΩ/cm，而铝的为2.7μΩ/cm。由于铜的电阻小，在承受相同的电流时，铜横截面积比铝小，更窄的线宽允许更高密度的电路集成；铜横截面积的降低也使相邻导线间的寄生电容减小，提高了信号的传输速度；还能降低功耗。而且铜的抗电迁徙能力比铝好(Cu<10⁷A/cm²，Al<10⁶A/cm²)，不会因为电迁徙产生连线孔洞，提高了器件的可靠性。因此，采用铜作为互连金属，可以满足高频、高集成度、大功率、大容量和使用寿命长的要求。铝互连工艺已逐渐被铜互连工艺所代替。

但铜在氧化硅和硅中的扩散速度很快，可能导致很高的漏电流和介质层击穿，为此需要在铜互连线和半导体基底之间设置防止铜扩散的阻挡层。铜的另一个缺点是在采用含Cl等离子体刻蚀过程中产生的副产物为非挥发性物质，在刻蚀中，还存在刻蚀速率慢、所需温度高以及刻蚀后刻蚀面粗糙的缺点，这是限制铜作为互连金属的主要技术障碍。

为了克服铜刻蚀难的缺点，现有技术中采用大马士革法进行铜互连制作。大马士革法的主要步骤是先对介质层进行刻蚀，产生制作互连金属所需的沟槽和通孔，然后在所述沟槽、通孔底部和侧壁上沉积金属阻挡层和铜籽晶层，接着在所述沟槽内淀积金属铜，并将所述沟槽和通孔填满，最后使用CMP（化学机械平坦化）技术清除额外的金属铜。于2012年12月5日公布的公布号为CN102810508A的中国专利文献揭示在制作沟槽和通孔时，介质层极易受到等离子体的损伤，湿法清洗后，该沟槽和通孔侧壁处的介质层会呈现弓形（bowing）的形状，对后续的金属阻挡层和铜籽晶层淀积造成负面影响。而且该工艺在特征尺寸达到30nm以下时很难再适用，因为淀积完金属阻挡层和铜籽晶层后，沟槽和通孔被基本填满，无法再继续淀积铜金属层，沟槽和通孔无法得到致密填充，严重影响了器件的性能。

综上所述，导致铜作为互连金属的瓶颈在于铜的图形化困难。

发明内容

本发明解决的问题是现有技术中难以图形化铜金属层。

为解决上述问题，本发明提供一种铜金属层的图形化方法，包括：

提供基底，在所述基底上形成铜金属层，在所述铜金属层上形成图形化的掩膜层；

以所述图形化的掩膜层为掩膜，对暴露的铜金属层进行离子注入，所述离子注入的注入离子中含有卤素离子，所述暴露的铜金属层进行离子注入后形成铜卤材料层；

去除所述铜卤材料层。

可选地，对所述暴露的铜金属层进行离子注入时，离子注入的深度等于铜金属层的厚度。

可选地，对所述暴露的铜金属层进行离子注入时，离子注入的深度小于铜金属层的厚度；重复所述离子注入和去除所述铜卤材料层的步骤，直至所述暴露的铜金属层被完全去除。

可选地，所述卤素离子为Cl离子、Br离子或其组合。

可选地，去除所述铜卤材料层的方法为干法刻蚀，所述干法刻蚀的刻蚀气体中含有Ar和含氯气体、含溴气体、含氟气体中的一种或几种。

可选地，去除所述铜卤材料层的方法为湿法刻蚀，所述湿法刻蚀的刻蚀液为水、FeCl₃的水溶液或(NH₄)SO₄的水溶液。

可选地，在10-90℃温度下去除所述铜卤材料层。

可选地，在进行离子注入后，去除所述铜卤材料层前，对铜金属层进行退火处理。

可选地，在进行离子注入后，去除所述铜卤材料层前，仅对所述暴露的铜金属层进行退火处理。

可选地，至少在进行一次离子注入后，去除所述铜卤材料层前，对铜金属层进行退火处理。