[发明专利]半导体存储装置

说明书

技术领域

本说明书中记载的实施方式涉及一种半导体存储装置。

背景技术

近年来，伴随着半导体装置的集成度提高，构成半导体装置的晶体管等电路图案越来越微细化。该图案的微细化不仅要求线宽变细，还要求提高图案的尺寸精度、位置精度。该状况对半导体存储装置也不例外。

众所周知且已投入市场的DRAM、SRAM、闪存等半导体存储装置都使用MOSFET作为存储单元。因此，伴随图案的微细化，要求以超过微细化的比率的比率提高尺寸精度。因此，也给形成这些图案的光刻法技术带来了很大的负担，导致产品成本的上升。

近年来，作为将这样的MOSFET作为存储单元使用的半导体存储装置的后继候选，电阻变化存储器受到注目。在这样的电阻变化存储器中，能够采用在交叉的位线和字线的交点形成存储单元的交叉点（クロスポイント）型单元结构，与现有的存储单元相比更容易实现微细化，由于还能够在纵向上成为层叠结构，所以具有易于提高存储单元阵列的集成度的优点。

在这样的交叉点型单元结构的半导体存储装置中，为了存储单元阵列与周边电路的连接，在半导体基板上形成在垂直方向上延伸的多个接触部（コンタクト）。在形成这样的接触部的情况下，由于层间绝缘膜的成膜特性差、由高密度化工序、热工序导致的层间绝缘膜的最优化不足等原因，产生在接触部发生开设不良这样的问题。因此，希望有能抑制产生这样的开设不良的结构。

发明内容

本发明的实施方式针对交叉点型的半导体存储装置，提供一种抑制发生接触部的开设不良、提高可靠性的半导体存储装置。

以下说明的实施方式的半导体存储装置具备沿着第1方向延伸的多个第1布线；沿着与第1方向交叉的第2方向延伸的多个第2布线；存储单元阵列，在该第1布线和第2布线的交叉部排列连接在两布线之间的存储单元而成。

在所述存储单元阵列的周围的周边区域形成有多个第1伪布线区域。第1伪布线区域包括形成在与第1布线和第2布线同一层的第1伪布线和第2伪布线。

另外，接触部在周边区域形成为在相对于第1方向和第2方向垂直的第3方向上延伸。在接触部的周围形成有第2伪布线区域。该第2伪布线区域包括与第1布线和第2布线在同一层形成的第3伪布线和第4伪布线。第2伪布线区域的面积的平均值比多个第1伪布线区域的面积的平均值小。

根据实施方式，能够提供一种抑制发生接触部的开设不良、提高可靠性的交叉点型的半导体存储装置。

附图说明

图1是实施方式的半导体存储装置（非易失性存储器）的框图。

图2A是实施方式的半导体存储装置的存储单元阵列（单位存储单元阵列MAT00～MAT04）的立体图。

图2B是图2A的存储单元阵列1的一部分放大立体图。

图3A是图2B的I-I’线的剖视图。

图3B是存储单元MC1、MC2的剖视图。

图4是表示实施方式的非欧姆元件NO的具体例的图。

图5是表示形成存储单元阵列1的存储区域AR1、布线区域AR2以及周边区域PA的布局例。

图6是存储区域AR1和布线区域AR2的俯视图。

图7是表示存储单元阵列1（存储区域AR1）和布线区域AR2的剖面结构的示意图。

图8是表示第1伪布线区域DR1、第2伪布线区域DR2以及接触部CL2的剖面结构的示意图。

图9表示第2伪布线区域DR2的结构例。

图10是表示第2伪布线区域DR2的结构例。

图11是表示第2伪布线区域DR2的结构例。

图12是表示第2伪布线区域DR2的结构例。

图13是表示第2伪布线区域DR2的结构例。

图14是表示第2伪布线区域DR2的结构例。

图15是表示第2伪布线区域DR2的结构例。

具体实施方式

下面，参照附图来说明发明的实施方式。

首先，参照图1～图4，说明实施方式的半导体存储装置的概略结构。图1是实施方式的半导体存储装置（非易失性存储器）的框图。

如图1所示，实施方式的半导体存储装置具备将使用了后述的ReRAM（可变电阻元件）的存储单元呈矩阵状配置而成的存储单元阵列1。在存储单元阵列1的位线BL方向上相邻的位置设有对存储单元阵列1的位线BL进行控制、进行存储单元的数据删除、向存储单元进行数据写入以及从存储单元读取数据的列（カラム）控制电路2。