[发明专利]半导体存储装置

说明书

技术领域

本发明是有关于一种半导体存储装置，且特别是有关于一种有关NAND型闪存存储器的位元线选择的半导体存储装置。

背景技术

【专利文献1】特开平11-176177号公报。

NAND型闪存存储器由包括多个以矩阵方式配置的NAND串的存储器阵列所构成。NAND串由包括串联耦接的多个存储单元与其两端耦接的选择晶体管所构成，其中一端通过选择晶体管与位元线耦接，另一端则通过选择晶体管与源极线耦接。数据的读取与程序化(写入)为通过与NAND串耦接的位元线执行。

图1为一现有的闪存存储器的位元线选择电路的示意图。其中所示的偶数位元线BLe与奇数位元线BLo为一对位元线。位元线选择电路300具有，包括将偶数位元线BLe或奇数位元线BLo与感测放大器330(S/A)耦接的晶体管BLC的第一选择部310，选择性地施加偏压电压VPRE至偶数位元线BLe以及奇数位元线BLo的晶体管BIASe、BIASo，以及包括将偶数位元线BLe以及奇数位元线BLo与第一选择部310耦接的晶体管BLSe、BLSo的第二选择部320。

为了在进行程序化动作时将禁止写入的位元线预充电至规定的偏压电压，或是在进行抹除动作时将所有的位元线预充电至消除电压以将其施加至存储单元井区(cell well)，第二选择部320的偏压晶体管BIASe、BIASo以及选择晶体管BLSe、BLSo为以具有栅极氧化膜厚且栅极长度长的高电压的晶体管所构成。

自闪存存储器读取页(page)时，为以交替地读取偶数位元线形成的页(以下，为简化说明，将其称为偶数页)或奇数位元线形成的页(以下，为简化说明，将其称为奇数页)的方式来进行读取。选择偶数页时，偶数页被耦接至感测放大器而被进行读取，与此同时，未被选择的奇数页被感测放大器分离，且对奇数位元线供给接地电平(0V)等的屏蔽电位，通过相邻位元线间的电容耦合减低噪声，亦即进行所谓的位元线屏蔽(专利文献1)。

感测放大器包括感测自位元线读取出的电压或电流的感测电路、保存读取数据或写入数据的闩锁电路等。感测放大器的感测电路/闩锁电路为由一条偶数位元线和一条奇数位元线选择性地被共用，因此感测放大器具有一页份的感测电路/闩锁电路，另一方面，存储器阵列上的一条字元线则耦接至具有两页份(偶数页与奇数页)的存储单元。一个感测电路/闩锁电路分配两条位元线(偶数位元线和奇数位元线)，由于交替地读取偶数页与奇数页，虽字元线具有2个页的架构但并非同时读取2个页，因此必然地无法获得高速化的效果。程序化时亦同样地以偶数页或奇数页为单位进行。

然后，亦发展出在存储器阵列两侧配置一对感测放大器，其中一感测放大器耦接偶数位元线，另一感测放大器耦接奇数位元线，一条位元线分配一个感测电路/闩锁电路，同时可读取或程序化偶数页与奇数页2个页的闪存存储器。

然而，如上述的闪存存储器，由于其偶数位元线端和奇数位元线端为通过各感测放大器进行驱动，随着高密度化而使字元线数量增加的结果，单一条位元线的电容变大，对感测器放大器的驱动能力的要求也变高。由于要增大感测放大器的驱动能力，高电压而相对尺寸较大的晶体管变为必要，如此在存储器胞两侧配置感测放大器必定不利于节省空间。

另外，在执行偶数页或奇数页的交互的页的读取或程序化的闪存存储器中，可取代位元线屏蔽的技术而改善自存储器阵列中读取数据的速度，由于感测放大器的数量少，将有利于存储的高集成化。

发明内容

本发明的目的为提供一种可通过小型化的感测电路进行高速读取的半导体存储装置。

本发明进一步的目的为提供一种可代替现有位元线屏蔽的方法进行读取或程序化的半导体存储装置。