[发明专利]半导体设置及其制造方法

说明书

技术领域

本公开涉及半导体领域，更具体地，涉及一种包括纳米线(nanowire)结构的半导体设置及其制造方法。

背景技术

为了应对半导体器件的不断小型化所带来的挑战，如短沟道效应等，已经提出了多种高性能器件，例如UTBB(超薄埋入氧化物和本体)器件和FinFET(鳍式场效应晶体管)等。

UTBB器件利用ET-SOI(极薄-绝缘体上半导体)衬底。由于SOI衬底中埋入氧化物(BOX)的存在，可以抑制短沟道效应。另外，可以SOI衬底背侧设置背栅电极，来控制器件的阈值电压，从而可以有效降低器件的功耗(例如，通过在器件截止时提升阈值电压，从而降低漏电流)。但是，ET-SOI的成本极高，且存在自加热问题。而且，随着器件的不断小型化，ET-SOI越来越难以制造。

FinFET是一种立体型器件，包括在衬底上竖直形成的鳍(fin)，可以在鳍中形成器件的导电沟道。由于可以提升鳍的高度而不增加其占用面积(footprint)，从而可以增加每单位占用面积的电流驱动能力。另外，当鳍形成为纳米线(nanowire)形式时，可以构成纳米线场效应晶体管(nFET)。但是，FinFET并不能有效地控制其阈值电压。而且，随着器件的不断小型化，鳍越来越薄，从而容易在制造过程中坍塌。

发明内容

本公开的目的至少部分地在于提供一种半导体设置及其制造方法。

根据本公开的一个方面，提供了一种半导体设置，包括：衬底；在衬底上形成的背栅；在背栅的相对侧壁上设置的至少一对纳米线；以及夹于背栅与各纳米线之间的背栅介质层。

根据本公开的另一方面，提供了一种制造半导体设置的方法，包括：在衬底上形成至少一层牺牲层和至少一层纳米线材料层的交替堆叠；在所述堆叠中形成背栅槽；在背栅槽的侧壁上形成背栅介质层；向背栅槽中填充导电材料，形成背栅；对所述堆叠进行构图，并选择性去除牺牲层，以形成与背栅介质层邻接的纳米线。

根据本发明的示例性实施例，在衬底上形成由背栅，且背栅在其相对的侧壁上保持至少一对纳米线。这样，背栅与纳米线整体上构成一种三明治纳米线(sandwich nanowire，或者简称为sn)结构。以这种sn为基础，可以制作多种器件，例如三明治纳米线场效应晶体管(snFET)。在这样的基于sn的器件中，一方面，可以通过背栅，有效地控制器件的阈值电压。另一方面，背栅可以充当纳米线的支撑结构，有助于改善结构的可靠性。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1是示出了根据本公开一个实施例的半导体设置的透视图；

图2是示出了根据本公开另一实施例的半导体设置的透视图；

图3是示出了图2所示的半导体设置沿A-A′线切开后的透视图；

图4-23是示出了根据本公开另一实施例的制造半导体设置的流程中多个阶段的示意图；

图24是示出了根据本公开另一实施例的半导体设置的截面图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

根据本公开的实施例，提供了一种半导体设置。该半导体设置可以包括在衬底上形成的三明治纳米线(sn)结构。例如，该sn结构包括至少一对纳米线以及夹于它们之间的背栅。纳米线与背栅之间通过背栅介质层隔开，从而可以通过向背栅施加偏置，来对纳米线加以控制。在此，所谓“纳米线”可以是指纳米尺度的线状结构(例如，截面尺度小于延伸长度的结构)。