[发明专利]半导体装置

说明书

技术领域

本发明涉及在外部连接端子与内部电路区域之间具有ESD保护元件的半导体装置，ESD保护元件为了保护在所述内部电路区域形成的内部元件免于因ESD引起的破坏而形成。

背景技术

在具有MOS型晶体管的半导体装置中，作为用于防止因来自外部连接用的PAD的静电引起的内部电路的破坏的ESD保护元件，已知有将N型MOS晶体管的栅极电位固定于接地（Vss）而设置为截止状态的、所谓的截止晶体管。

为了防止内部电路元件的ESD破坏，重要的是，尽可能地将较大比例的静电脉冲引入截止晶体管且不使其向内部电路元件传播，或者使快而大的静电脉冲变化为慢而小的信号后再传输。

另外，截止晶体管与构成逻辑电路等的其他内部电路的MOS型晶体管不同，由于需要暂时流尽因引入的大量的静电而引起的电流，所以通常将晶体管的幅度设定为具有数百微米级大小的值。

因此，具有这一问题点：截止晶体管的占有面积大，特别是在小的IC芯片中成为IC整体的成本上升的原因。

另外，通常截止晶体管采取将多个漏极区域、源极区域、栅电极组合成梳形的方式，但通过采取组合多个晶体管的构造，存在如下的情况：难以使ESD保护用的N型MOS晶体管整体地进行均匀的动作，例如在离外部连接端子距离近的部分发生电流集中，不能充分地发挥原本的ESD保护功能而被破坏。

作为其改善方案，为了在截止晶体管整体均匀地流过电流，特别是增大漏极区域上的接触孔与栅电极的距离是有效的。

提出有专注于如下方面的例子：根据离外部连接端子的距离，离外部连接端子的距离越远则越小，加速晶体管的动作（例如，参照日本特开平7－45829号公报）。

发明内容

然而，要使截止晶体管的占有面积变小而减少晶体管的幅度时，不能起到充分的保护作用。另外，在改善例中，通过调整漏极区域中的、从接触部到栅电极的距离，局部地调整晶体管动作速度，但随着漏极区域的幅度的缩小化，不能够确保从期望的接触部到栅电极为止的距离。另一方面，为了起到充分的保护作用，存在需要使从接触部到栅电极的距离变长而截止晶体管的占有面积变大这一问题点。

为了解决上述问题点，本发明如下地构成半导体装置。

一种半导体装置，具有包含ESD保护用的N型MOS晶体管的多个MOS型晶体管，并在所述多个MOS型晶体管间为了电隔离而设置了沟槽隔离区域，与所述ESD保护用的N型MOS晶体管的漏极区域相接地设有垂直方向的深度比所述沟槽隔离区域深的ESD保护用沟槽隔离区域，经由在所述ESD保护用沟槽隔离区域的侧面及下表面设置的、利用与所述漏极区域相同的导电型的杂质扩散区域而形成的漏极延伸设置区域，与利用与所述漏极区域相同的导电型的杂质扩散区域而形成的漏极接触区域电连接。

另外，在半导体装置中，与所述ESD保护用的N型MOS晶体管的漏极区域相接、在侧面及下表面具有利用与所述漏极区域相同的导电型的杂质扩散区域而形成的漏极延伸设置区域的所述ESD保护用沟槽隔离区域的底面，是角部被倒圆的形状。

另外，在半导体装置中，所述ESD保护用的N型MOS晶体管的漏极区域，经由在所述ESD保护用沟槽隔离区域的侧面及下表面设置的、利用与所述漏极区域相同的导电型的杂质扩散区域而形成的漏极延伸设置区域，所述漏极延伸设置区域与利用与所述漏极区域相同的导电型的杂质扩散区域而形成的漏极接触区域电连接，并且，与所述ESD保护用的N型MOS晶体管的源极区域相接地形成另外的ESD保护用沟槽隔离区域，经由在与所述源极区域相接地配置的所述另外的ESD保护用沟槽隔离区域的侧面及下表面设置的、利用与所述源极区域相同的导电型的杂质扩散区域而形成的源极延伸设置区域，与利用与所述源极区域相同的导电型的杂质扩散区域而形成的源极接触区域电连接。

通过上述方案，极力抑制占有面积的增加，并且能确保从ESD保护用的N型MOS晶体管的漏极区域或者源极区域的接触部到栅电极为止的距离，能够防止ESD保护用的N型MOS晶体管的局部的电流集中，能够得到具有带充分的ESD保护功能的ESD保护用的N型MOS晶体管的半导体装置。

附图说明

图1是示出本发明的半导体装置的ESD保护用的N型MOS晶体管的第1实施例的示意截面图。

图2是示出本发明的半导体装置的ESD保护用的N型MOS晶体管的第2实施例的示意截面图。

具体实施方式

以下利用实施例使用附图来说明具体实施方式。

[实施例1]