[发明专利]芯片叠层结构及其制造方法

说明书

技术领域

本发明涉及芯片叠层封装。具体地，本发明涉及芯片叠层结构及其制造方法。

背景技术

芯片叠层封装技术近年来有着较快的发展，该技术是集成电路高密度封装的发展趋势，这种技术是一种能够实现更可靠、更高性能和更高密度电路的高级的芯片装配技术。

图1显示了一种现有的芯片叠层结构100。该芯片叠层结构包括芯片101、102和103。芯片103设置在芯片101和102的下方。多个细间距（例如45μm）设置的凸点104被设计用来将芯片101、102连接到芯片103。多个细间距设置的凸点105被设计用来将芯片103连接到基板107。为了凸点104、105以及芯片101、102、103的稳定性，施加底部填充胶106以完全充满芯片101与芯片103、芯片102与芯片103、芯片103与基板107之间的空间，并且由于该底部填充胶106延伸超过芯片101、102和103的外侧边缘和底部边缘而会形成凸边状物108。

然而，这种类型的芯片叠层结构有以下一些缺点。首先，完全填充芯片101、102与芯片103之间以及芯片103与基板107之间的空间更容易在底部填充胶106内导致空隙。而且，在完全填充的封装结构中，潮湿和热应力更容易导致芯片与底部填充胶之间分层或者裂开。此外，由于较高的底部填充胶凸边状物高度，围绕芯片101、102和103的外侧所形成的底部填充胶凸边状物108更容易使得芯片破裂和玷污芯片的有效区域。而且，为底部填充胶的施加、流动和凸边状物所保留的芯片与芯片或芯片与其它部件之间空间导致了芯片或者部件布局空间使用率的浪费。另外，细间距的凸点设计或者芯片101与芯片103以及芯片102和芯片103之间的较小的间隙导致施加底部填充胶比较缓慢从而需要很长的底部填充胶分配循环时间。

图2显示了另一种现有的芯片叠层结构200，其中上部芯片201和下部芯片202通过多个凸点203被连接。上部芯片201与下部芯片202之间完全充满了底部填充胶204以保护凸点203。很明显，图2中的该芯片叠层结构200也具有上述的缺点。

图3显示了另一种现有的芯片叠层结构300，其中上部芯片301和下部芯片302通过多个凸点303连接。在该上部芯片与下部芯片之间没有被底部填充胶填充。该凸点303由保护型焊剂304保护。然而，覆盖凸点303的焊剂304是不充分的，其并没有形成一个稳固的结构以吸收并抵抗由在回流或热循环测试期间的芯片叠层的翘曲所引起的热应力。因此，由于覆盖在凸点上的材料的不充分和材料的不连续，该芯片叠层结构300中的凸点的疲劳或应力破裂保护是很弱的。

因此，需要提供一种改进的芯片叠层结构和方法以克服现有的芯片叠层结构的上述缺陷。

发明内容

为了克服现有的芯片叠层结构的上述缺陷，本发明提供了一种改进的具有更好性能的芯片叠层结构和方法。

第一方面，本发明提供了一种芯片叠层结构。该芯片叠层结构包括具有下表面的顶部芯片、覆盖在该上部芯片的下表面上的第一绝缘层、具有上表面的底部芯片、覆盖在该底部芯片的上表面上的第二绝缘层、位于所述顶部芯片和所述底部芯片之间的多个连接构件以及位于所述第一绝缘层和所述第二绝缘层之间的保护材料。所述多个连接构件用于将该顶部芯片和该底部芯片通信连接。所述保护材料连接所述多个连接构件以在所述第一绝缘层和所述第二绝缘层之间形成网状结构。

第二方面，本发明提供了一种芯片叠层结构。该芯片叠层结构包括具有下表面的顶部芯片、覆盖在该上部芯片的下表面上的第一绝缘层、具有上表面的底部芯片、覆盖在该底部芯片的上表面上的第二绝缘层；位于所述顶部芯片和所述底部芯片之间的多个连接构件、位于所述第一绝缘层和所述第二绝缘层之间的多个假凸点部件以及位于所述第一绝缘层和所述第二绝缘层之间的保护材料。所述多个连接构件用于将该顶部芯片和该底部芯片通信连接。所述多个假凸点部件并不将所述顶部芯片与所述底部芯片通信连接。所述保护材料连接所述多个连接构件和假凸点部件以在所述第一绝缘层和所述第二绝缘层之间形成网状结构。