[发明专利]半导体器件及其制造方法

说明书

技术领域

本公开的实施例涉及半导体器件，尤其涉及具有静电保护模块的半导体器件及其制造方法。 

背景技术

金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)以及双扩散金属氧化物半导体场效应晶体管(DMOS)等半导体器件在电子产业中已得到了广泛的应用。通常，为了防止静电放电(ESD)对诸如MOSFET、JFET、DMOS等半导体器件的栅氧化层造成损害，可以在这些半导体器件的栅极和源极之间耦接静电放电(ESD)保护模块，以在因静电放电(ESD)产生的电压高于一定值(例如，该值可以设定为低于这些半导体器件的栅氧化层的击穿电压值)时使该ESD保护模块导通，从而为ESD的能量释放提供通路。为了降低产品尺寸及生产成本，一般将ESD保护模块集成于半导体器件中。 

图1A示出了一种典型的将半导体功率器件例如MOSFET 11与ESD保护模块12集成的半导体器件10的纵向剖面示意图。图1B示出了对应于图1A所示半导体器件10的平面俯视图。图1B示意出了半导体器件10的整个晶片的平面俯视图(主要示意出了晶片的金属层和ESD模块的多晶硅层)，图1A仅为整个晶片中器件单元的部分剖面示意图，例如图1A所示的纵向剖面示意图可以对应于图1B中AA’剖面线所示的部分。 

如图1A所示，该半导体器件10具有衬底13，该衬底13可以划分为有效单元区域和边缘区域(参见图1B的示意)。MOSFET 11形成于半导体衬底13的有效单元区域中，具有栅区15、源区16和漏区 (衬底13靠近下表面的部分可以作为MOSFET 11的漏区)。MOSFET11通常还具有靠近衬底13的上表面形成于衬底13中的体区14。栅区15包括沟槽型栅15₁和栅氧化层15₂。沟槽型栅15₁位于栅沟槽15₃中，其中栅沟槽15₃从衬底103的表面纵向穿过体区104延伸至衬底13中。栅氧化层15₂布满栅沟槽15₃的侧壁和底面，将沟槽型栅15₁与衬底13和体区14隔离开。栅区15可以通过栅接触沟槽15_T与栅极金属17耦接。与栅沟槽15₃类似，栅接触沟槽15_T中填充有导电材料15_C，栅接触沟槽15_T的侧壁和底面覆盖有隔离层15_D，将导电材料15_C与周围的衬底13和体区14隔离开。栅接触沟槽15_T与栅沟槽15₃是相互连接的，例如通过横向的连接沟槽(图1中未示出)相互连接。 

ESD保护模块12形成于淀积在半导体衬底13上的多晶硅层19中，通过对该多晶硅层19进行P型和N型掺杂而形成串联PN二极管组。该串联的PN二极管组耦接于MOSFET 11的源极金属18和栅极金属17之间以为MOSFET 11的栅氧化层15₂提供ESD保护。ESD保护模块12通常位于半导体衬底13的边缘区域上方，厚隔离层21将ESD保护模块12的多晶硅层19与半导体衬底13隔离开。